DSP讲义154精.docx
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DSP讲义154精
第四讲DSP最小硬件系统的设计
4.1引言
一个DSP硬件系统可以分为
最小硬件系统设计和外围接口设计两个部分。
本讲主要介绍DSP最小硬件系统的设计,包括复位、
时钟、
电源及存储器接口等.5402系统
原理图继续最小系统电源图5402最小
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第四讲DSP最小硬件系统的设计
第四讲DSP最小硬件系统的设计
第四讲DSP最小硬件系统的设计
第四讲DSP
最小硬件系统的设计
第四讲DSP
最小硬件系统的设计
第四讲DSP
最小硬件系统的设计
第四讲DSP最小硬件系统的设计返回
4.2DSP
系统的基本硬件设计
4.2.1复位电路
电压公式:
提问:
输入方式比较,
阻容颠倒可以不?
电源刚加上电时,TMS320DSP芯片处于复位状态,/RS低使芯片复位为使芯片初始化正确,一般应保证/RS为低至少持续3个CLKOUT周期但是,在上电后,系统的晶体振荡器一般需要儿百毫秒的稳定期,一般为100~200ms。
选择R=100K,C=47μ,可得t1=167ms。
●此种复位特点:
简单
存在不足:
有时不能可靠复位
4.2DSP
系统的基本硬件设计
4.2DSP系统的基本硬件设计
4.2.2时钟电路
4.2DSP系统的基本硬件设计
4.2.2时钟电路
TMS320VC5402内部具有一个可编程锁相环(PLL),它可以配置为两种模式:
(1)PLL模式。
输入时钟乘以一个1~31之间的常数;
(2)DIV模式。
输入时钟除以2或4。
软件可编程PLL受一个存储器映射(地址为58h)的时钟模式寄存器CLKMD控制,CLKMD用于定义PLL时钟模块的配置。
复位后CLKMD的值根据DSP芯片三根输入引脚CLKMD1~CLKMD3确定,从而确定DSP的工作时钟。
4.2DSP系统的基本硬件设计
4.2.2时钟电路
由于DSP的程序需要从外部低速EPROM、EEPROM中调入,可以采用较低工作频率的DSP复位时钟模式,待RAMCLKMD的值,使芯片工作在较高的频率上。
例如:
设外部晶体频率是10MHz,设置CLKMD1~CLKMD3=111,则复位后DSP的工作频率是10MH/2=5MHz。
用软件重新设置CLKMD=9007H,就可以使DSP工作在10x10MHz=100MHz的频率。
4.2DSP系统的基本硬件设计
4.2.3电源设计
为了降低芯片功耗,近来推出的DSP芯片大部分采用低电压供电方式,并月采用内核电压和I/O电压分开的方式。
电源分两种,即内核电源(Cvdd)和I/O电源(Dvdd),其中I/O电源一般采用3.3V电压,而内核电源电压分为3.3V或2.5V甚至更低,降低内核电压的主要目的还是降低功耗。
以TMS320VC5402为例子:
CVDD=1.8VDVDD=3.3V
4.2
DSP系统的基本硬件设计
4.2.3电源设计
4.2
DSP系统的基本硬件设计
4.2.3电源设计
4.2
DSP系统的基本硬件设计
4.2.3电源设计
1.电源电压结构及要求
4.2DSP系统的基本硬件设计
4.2.3电源设计
2.电流要求
电流消耗主要取决于器件的激活度,CVdd消耗的电流主要取决于CPU的激活度,外设消耗的电流取决于正在工作的外设及其速度。
与CPU相比,外设消耗的电流是比较小的。
时钟电路也需要消耗一小部分电流,而且这部分电流是恒定的,与CPU和外设的激活程度无关。
4.2.3电源设计
2.电流要求
CVdd(int)为器件的所有内部逻辑提供电流,包括CPU、时钟电路和所有外设。
DVdd(IO)只为外部接口引脚提供电压,消耗的电流取决于外部输出的速度和数量,以及在这些输出上的负载电容。
例如:
TMS320VC549的每MHz(CLKOUT)消耗的平均电流是0.45mA,峰值电流为每MHz(CLKOUT)1.1mA。
按1.5mA来计算,TMS320VC549工作在100MHz的最大估计电流为:
(1.5mA/MHz)X(100MHz)=150mA
4.2DSP系统的基本硬件设计
4.2.3电源设计
3.加电次序
况下,DSP很难做到。
如果不能做到同时加电,应先对DVdd加电,然后对CVdd加电。
DVdd应不超过CVdd电压2V。
CVdd不能超过DVdd的电压为1个二极管压降(约0.5V),否则有可能损坏器件。
FPGA的顺序
4.2
DSP系统的基本硬件设计
4.2.3电源设计
4.电压的产生
4.2DSP系统的基本硬件设计
4.2.3电源设计
5.电源解决方案
(1)单3.3V电压输出。
TI公司的TPS7133、TPS7233、TPS7333,或其他公司的芯片,如Maxim的Max604Linear公司的LT1117、LT1764等。
(2)单电源可调电压输出。
TI公司的TPS7101、TPS7201等芯片能够提供可调节的输出电压(1.2~9.75v)。
电压调节是通过改变外接的两个电阻的阻值实现的。
可调的应用:
不是主流电压
4.2DSP系统的基本硬件设计
4.2.3电源设计
5.电源解决方案
(3)双电源输出。
TI公司的TPS73HD301、TPS73HD325和TPS73HD318。
TPS73HD301的输出电压为一路3.3V、一路可调输出(1.2~9.75v);
TPS73HD325的输出电压为一路3.3V、一路2.5V;TPS73HD318的输出电压为一路3.3V、一路1.8V。
每路电源的最大输出电流为750mA。
4.2
DSP系统的基本硬件设计
4.2.3电源设计
5.电源解决方案
4.2
DSP系统的基本硬件设计4.2.3电源设计
5.电源解决方案
4.2DSP系统的基本硬件设计
4.2.3电源设计
5.电源解决方案
4.2DSP
系统的基本硬件设计
4.2.3电源设计
5.电源解决方案
4.2DSP
系统的基本硬件设计
4.2.3电源设计
5.电源解决方案
输出提高
4.2DSP系统的基本硬件设计
4.2.4等待状态发生器
DSP芯片中有了锁相环(PLL),输入时钟频率与CPU工作频率之间的关系不再是2:
1了。
TMS320C54x-40的DSP芯片,其尾数40表示CPU运行的最高频率(单位为是单周期指令,所以这种的运行速率也就是(每秒执行4000万条指令)。
一个40MIPs的DSP芯片,其机器周期为25ns。
如果不插等待状态,就要求外部器件的存取时间ta<15ns。
如果C54x与慢速器件相接口,这就需要通过软件或硬件的方法插入等待状态。
4.2
DSP系统的基本硬件设计
4.2.4等待状态发生器
4.2DSP系统的基本硬件设计
4.2.4等待状态发生器
(1)采用硬件等待
C54x有一个输入引脚READY,CPU利用这个引脚检测外部器件是否已经做好传送数据的准备。
若READY=1,表示外部器件已准备好;
若READY=0,表示没有准备好,处理器就自动插入一个等待状态(所有外部地址线、数据线以及控制信号均延长一个机器周期),之后再次检测READY信号。
4.2DSP系统的基本硬件设计
4.2.4等待状态发生器
(1)采用硬件等待
如果软件等待0和1个状态,CPU是不检测READY信号的。
当软件等待2~7个状态,且执行到最后一个软件等待状态结束时,/MSC引脚(为状态完成信号,输出信号)变成低电平,表示n个软件等待状态已经过去。
如果需要,可以在此软件等待状态的基础上,再加外部硬件等待也就是说,只有/MSC信号变成低电平后,CPU才采样READY信号,如果在这种情况(插入2~7个软件等待状态)下,不需要再增加硬件等待,只要将/MSC脚与READY引脚相连。
4.2
DSP系统的基本硬件设计
4.2.4等待状态发生器
(1)采用硬件等待
4.2DSP系统的基本硬件设计
4.2.4等待状态发生器
(2)采用软件等待
C54x片内有一个软件等待状态寄存器(SWWSR),可以用来设置等待状态。
SWWSR映像到数据存储器。
28h单元,它由6个部分组成,最高位为保留位,或外部扩展程序存储器地址控制位:
4.2
DSP系统的基本硬件设计
4.2.4等待状态发生器
(2)采用软件等待
●可以通过软件为以上5个存储空间分别插入0~7个软件等待状态。
4.2.4等待状态发生器
(2)采用软件等待
例:
试为TMS320C54x-40配置:
程序存储器(EPROM)数据存储器(SRAM)
A/D和D/A转换器
画出系统的接口连线图.8K×16位,ta=70ns8K×16位,ta=12ns16位,转换时间=120ns
4.2.
4等待状态发生器
(2)采用软件等待
4.2.4等待状态发生器
(2)采用软件等待
●●程序存储器插入3●A/D、D/A5个等待●(SWWSR)应配置为:
4.2.
4等待状态发生器
(3)采用软硬件混合等待
4.2.4等待状态发生器
(3)采用软硬件混合等待
如图:
当CPU寻址外部程序存储器时,将SWWSR中相应的字段值加载到计数器。
如果这个字段值不为000,就会向CPU发出一个“没有准备好”信号,等待状态计数器启动工作。
没有准备好的情况一直保持到计数器减到0和外部READY线置高电平为止。
外部READY信号和内部等待状态的READY信号经过一个与门产生CPU等待信号,加到CPU的/WAIT端。
当计数器减到0(内部等待状态的READY信号变为高电平),且外部READY也为高电平时,CPU的/WAIT端由低变高,结束等待状态。
4.33.3V和5V混合逻辑系统设计TMS320C54x等新一代DSP芯片的I/O工作电压是
3.3V,因此,其I/O电平也是3.3V逻辑电平。
在设计DSP系统时,如果外围芯片的工作电压也是
3.3V,那么就可以直接连接。
但是,由于现有很多外围芯片的工作电压都是5V,如EPROM、EEPROM、SRAM、模数转换芯片等,因此,就存在一个如何将3.3VDSP芯片与这些5V供电芯片的可靠接口的问题。
DSP、FPGA、MCU
4.33.3V和5V混合逻辑系统设计
1.COMS
4.33.3V和5V混合逻辑系统设计
2.3.3V与5V电平转换的4种情形
4.3
3.3V和5V混合逻辑系统设计
2.3.3V与5V电平转换的4
(1)5VTTL器件驱动由于5VTTL和3.3VTTL的电平转换标准是一样的,因此,如果3.3V的器件能够承受5V电压,直接相接从电平上来说是完全可以的。
4.3
3.3V
和5V混合逻辑系统设计
4.33.3V
和5V混合逻辑系统设计
2.3.3V与5V电平转换的4种情形
(3)5VCMOS驱动3.3VTTL器件显然,两者的转换电平是不一样的。
但是能够承受5V电压的3.3V器件能够正确识别5V器件送来的电平值。
采用能够承受5V电压的LVC器件,5V器件的输出是可以直接与3.3V器件的输入端接口的。
PCI接口
与FPGA
两者的电平转换标准是不一样的,因此,3.3V器件(LVC)的输出不能直接与5VCMOS器件的输入相接。
在这种情况下,可以采用双电压(一边是3.3V供电,另一边是5V供电)供电的驱动器,如TI的SN74ALVC16245、SN74LVC4245等。
4.33.3V和5V混合逻辑系统设计
3.DSP与外围器件的接口方法
5V→3.3V
5V←3.3V
4.4DSP芯片的存储器接口设计
0000H
保留
(OVLY=1)
外部
0080H
(OVLY=0)
片内DRAM
(OVLY=1)
外部
(OVLY=0)
F000HFF00H片内ROMFF80H保留
FFFFH
中断矢量
MP/MC=0程序空间0页
0000H0080H寄存器片内DRAM4000H片外F000H
片内ROM
(DROM=1)
外部
FF00H
(DROM=0)
保留
(DROM=1)
外部
(DROM=0)
FFFFH
数据空间
n0000H
片内
(OVLY=1)
外部
(OVLY=0)
n4000H
片外
nFFFFH
程序空间n页
4.4
DSP芯片的存储器接口设计1.DSP与EPROM相连
4.4
DSP芯片的存储器接口设计
2.DSP与RAM相连
4.5程序导入(BootLoader)
4.5.1简介
BootLoader是开发DSP应用系统必须做的最后一步工作。
通用单片机的程序是通过把单片机放入专用的烧写器中将程序烧入其中的EEPROM中,然后将单片机装入功能板上工作。
DSP为了增加软件下载的灵活性,将这个EEPROM等存储器放置到片外,由一片或几片FLASH来代替。
DSP的内部ROM固化了一个称为Boot的程序,在DSP上电硬复位后(MP/MC=0),DSP自动执行这个Boot程序,将外部FLASH的程序读入DSP内部的高速RAM程序区中。
4.5程序导入(BootLoader)
4.5.1简介
CCS生成的.out可执行文件是AT&T的模块化COFF代码格式,这个格式因其具有模块化结构与实际的FLASH存储区间不匹配,所以不能直接写入到DSP内部或是FLASH上。
CCS提供了代码格式转化方法来完成这种匹配.也可以自己编写一个格式转换程序。
Boot可以直译为DSP的脱离仿真器启动,或称为自举启动。
而相应的在仿真环境下的启动是靠仿真器完成的,可以称为仿真启动。
4.5程序导入(BootLoader)
4.5.2在线BootLoader
在线BootLoader方法,是指通过仿真器和JTAG接口,在CCS上设计一个小程序,通过运行这个小程序,将DSP板上电后需要运行的程序写入到功能板的FLASH存储器内部。
写入成功后,关闭CCS、计算机、仿真器电源以及DSP功能板,将功能板与仿真器的连接断开。
然后给DSP功能板单独上电,这时DSP内部的Boot程序会按外部中断或通用I/O口的设置,采用ROM中相应的Boot程序和Boot方法,从DSP功能板上的FLASH中读取程序,并将这些程序写入到DSP内部的高速RAM或片外映射到片上的外部RAM。
这个工作完成后,Boot程序将程序指针指向RAM程序区的程序入口地址,DSP进入正常工作。
4.5
程序导入(BootLoader)
4.5.2在线BootLoader
1.BootLoader概念
DSP的BootLoader程序是由生产商固化和升级管理的,对用户来说,ROM区一般是不能改变的。
用户可以使用ROM中的正弦查找表以及A律和协律压扩表。
对于VC5402来说,ROM的编址是从F000h至FFFFh,具体的内容如下表所示。
4.5程序导入(BootLoader)
4.5.2在线BootLoader
2.BootLoader模式
按照Boot时,程序由外部FLASH等存储器进入到DSP片上RAM的通道不同分为很多种BootLoader的模式。
C5000系列均支持HPI、并口、串行口等模式,有的还支持通用I/O口等模式;
按照数据进入DSP时的字长又分为8位和16位模式。
DSP上电后,会根据片上的环境采取相应的BootLoader模式进行Boot。
4.5程序导入(BootLoader)
4.5.2在线BootLoader
2.BootLoader模式
Boot流程图上电复位后,VC5402首先判断INT2标志位(INT2是外部中2,位于IMR和IFR寄存器中,IMR是响应和屏蔽中断用的,是中断标志用的)。
当INT2被激活时,则采取HPI的Boot模式;否则不使用模式。
进一步判断INT3标志位,根据INT3标志位的情况决定是
EEPROM的Boot模式。
若这个条件不满足时,接着去读取I/O空间的FFFFh地址,
Boot模式。
断IFRHPI否采用串口当该地址内容为一有效的地址时,采用并口
4.5程序导入(BootLoader)
4.5.2在线BootLoader
2.BootLoader模式
读取I/O空间的FFFFh地址,当该地址无效时,接着去读数据空间的FFFFh地址处,当该地址内容为一有效的地址时,仍采用并口Boot模式。
若不满足条件时,进一步根据需要去采用其它的Boot模式,直到全部Boot模式遍历完毕。
若仍没有满足要求的,则BootLoader程序又会从HPI模式开始进行第二次,直到找到一种能够执行的Boot模式为止。
VC5402有5种BootLoader模式。
访问是具有优先级区别的,按从高到低的顺序依次为:
HPI模式、串口EEPROM模式、并口模式、标准串行口模式和通用I/O模式。
并口模式也是较常用的一种模式。
当这个地址包含了有效的地址内容时,Boot程序将该地址中的内容当作是FLASH中程序的首地址,Boot程序会从这个首地址开始读取数据并复制到内部程序空间中去。
FLASH中的程序是有规律排列的,常被称为Boot表,Boot表就是所有要下载到DSP内部程序区的程序代码。
当I/O空间的FFFFh不含有有效的内容时,Boot程序会读取数据空间的FFFFh地址处的内容。
如果该内容合法,Boot程序将该内容作为FLASH中Boot表的首地址,去进行BootLoader过程。
当数据区FFFFh处的内容非法时,VC5402将不采用并口Boot模式,进入串行口Boot方式的判断。
4.5.2在线BootLoader
3.并口BootLoader方法
4.5.2
在线BootLoader
3.并口BootLoader方法
4.5.2在线BootLoader
3.并口BootLoader方法进入工作状态。
16位模式下通用Boot表如表所示。
Boot表
4.5.2在线
BootLoader
3.并口BootLoader方法
4.5.2在线
BootLoader
3.并口BootLoader方法
4.5.2在线
BootLoader
3.并口BootLoader方法
4.5.2在线BootLoader3.并口BootLoader方法Boot
4.5.2在线BootLoader3.并口BootLoader方法Boot表实例
4.5.2在线BootLoader
4.Boot表的生成
首先制作一个CMD文件,文件名为out2hex.cmd,内容如下:
user_audio.out输入的.out文件名-a输出ASCII的十六进制格式-mapuser_audio.mxp产生名为user_audio.mxp的MAP表-ouser_audio.hex指定输出文件名-bootorgPARALLEL采用并口Boot模式
-e0x100/*-e_C_int00*/定义程序入口地址-boot生成一个Boot表-swwsr0x7fff
-bscr0x8802
-memwidth16
-romwidth16
将hex500.exe、out2hex.cmd和user_audio.out放在同一个目录下,执行命令行:
hex500out2hex.cmd
第四讲DSP最小硬件系统的设计总结
DSP最小硬件系统的设计,包括
复位
时钟
电源自举
5402最小5402最小系统
原理图
本章参考资料:
《TMS320C54xDSP结构、原理及应用》(第六章)戴明桢
《DSP芯片的原理与开发应用》(第十二章、十四章)张雄伟
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