FPGA地DDS分频原理.docx
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FPGA地DDS分频原理
二、任意分频原理以及性能
1. DDS相位累加器
(1)DDS合成流程
首先讲诉DSS(直接频率合成法)的原理。
DDS是重要的频率合成方法,在波形发生器中有极其重要的应用。
DDS主要由以下几部分组成:
a)相位累加器
b)RAM数据读取
c)D/A转换器
d)低通滤波器
见如下流程图:
直接频率合成法的流程图,有固定模块,输入频率控制器,输出固定频率的波形。
此电路最主要模块是相位累加器,通过相位累加器循环计数,循环读取RAM的数据,从而得到固定频率的波形数据。
(2)相位累加器原理
相位累加原理流程如上所示:
输入频率控制字,根据算法,来实现相位的变化,分析如下所示:
假定FPGA基准频率为50MHz,即基准频率:
(MHz)
假定计数器为32位计数器,即
;
K为频率控制字,则相位输出的频率为:
(1)
即
(2)
根据相位累加原理,以及RAM缓存读取数据,每一次
的循环,RAM数据间隔K读取一次。
当K=1的时候,公式能输出最小频率,根据公式
(1):
所以,最小波形频率步进为0.011655Hz。
当fo=1Hz的时候,根据公式
(2)
所以,每Hz的增减,K的步进为85.90。
当K=N/2的时候,公式能输出最大频率(因为每个CLK跳变一次),此时,根据公式
(1),得到
:
因此,根据频率控制字K的变化,能输出及固定频率的波形。
2. 任意频率分频原理
在FPGA中某些应用场合,对频率要求比较高的情况下,用相位累加器原理来生成固定频率的方法,未尝不可。
我们规定,对Cnt进行对半50%拆分,具体如下:
(1)当
的时候,
,即低电平;
(2)当
的时候,fo=1,即高电平。
同上:
在FPGA中应用,Verilog代码如下所示:
/***************************************************
*ModuleName:
clk_generator
*Engineer:
CrazyBingo
*TargetDevice:
EP2C8Q208C8
*Toolversions:
QuartusII9.1SP1
*CreateDate:
2011-6-25
*Revision:
v1.0
*Description:
**************************************************/
/*************************************************
fc=50MHz50*10^6
fo=fc*K/(2^32)
K=fo*(2^32)/fc
=fo*(2^32)/(50*10^6)
**************************************************/
moduleclk_generator
#
(
parameterFREQ_WORD=32'd8590//1KHz
)
(
inputclk,//50MHz
inputrst_n,//clockreset
outputregclk_out
);
//--------------------------------------
reg[31:
0]max_value;
always@(posedgeclkornegedgerst_n)
begin
if(!
rst_n)
max_value<=1'b0;
else
max_value<=max_value+FREQ_WORD;
end
//--------------------------------------
always@(posedgeclkornegedgerst_n)
begin
if(!
rst_n)
clk_out<=1'b0;
else
begin
if(max_value<32'h7FFF_FFFF)
clk_out<=1'b0;
else
clk_out<=1'b1;
end
end
endmodule
本代码由从DDS相位累加器中,相应移植总结出来的任意频率分频原理,本模块应用在多个对频率精准度要求比较高的工程中(如UART中,要得到115200Hz的bps,用这种任意分频的原理来得到精准的方法,一定程度上能够提高数据传输的准确率)。
基于FPGA的两种DDS实现
引言
DDS(DirectDigitalFreqiaencySynthesizers)广泛应用于雷达系统、数字通信、电子对抗、电子测量等民用军用设备中。
它是随着半导体技术和数字技术的快速发展而发展起来的新型的频率合成技术,与传统的VCO+PLL的模拟方式产生所需频率相比,DDS技术具有频率分辨率高,相位噪声低,带宽较宽,频谱纯度好等优点。
这些技术指标在一个系统中是至关重要的,决定着一个系统的成败。
1DDS的基本原理
1.1频率合成方式的基本原理
DDFS是根据余弦函数相位和幅值的对应关系,从相位出发,由不同的相位给出不同的电压幅值,再经过D/A变换和滤波最后得到一定频率和调频率的模拟信号。
由此可见,DDS有很多功能模块组成,如图1所示。
若相位累加器有N位,时钟频率为fclk,频率控制字为FCW。
N位的相位累加器可以对时钟频率进行2N分频,所以DDS的精度可以达到:
频率控制字是用来控制累加器的步进的,累加器的步进为
。
假设初始的相位偏移△φ=0,则经过N个时钟周期后相位累加器的输出θ=2π*FCW*N*(1/2N)。
在相位步进△0时,完成2π的相位变化即为完成一个输出周期,所以20/△θ*Tclk=T0,即:
可见调节FCW可以任意地按照要求改变输出频率,这就达到了频率合成的目的。
1.2直读方式DDS的原理
直读法(DDWS)工作流程是,把所需要的DDS的波形,直接用Matlab抽样量化,然后把量化的数据直接存储到FPGA的BlockRAM中,再在时钟频率的控制下直接从BlockRAM中读取数据,D/A后输出原来波形。
2数字实现
2.1DDFS的数字实现
由于D/A之前都是数字部分,为了分析其原理数字控制的实现过程,参考如图2所示结构。
相位累加器是由一个加法器和一个寄存器构成,假设累加器位数N=6,那么000000代表0弧度,000001代表弧度,相应的000010代表(2π/64)*2弧度,111111代表(2π/64)*63弧度。
若频率控制字FCW=000011,并且累加器中的初始相位为O,则经过N=21个时钟周期后形成的二进制序列为000000,000011,…,111111,对应的相位分别为O,(2π/64)*3,…,(2π/64)*63。
当第22个时钟周期到来时,加法器溢出,所有位数重置为0,另一个循环周期开始。
查找表可以用FPGA中BlockRAM做成,前面的二进制序列作为地址,相位对应的幅度值作为地址对应的值存储起来,这样在时钟频率的控制下通过二进制序列可从BlockRAM中读取相应的幅值,经过D/A后就为所需要的模拟波形。
图3为FPGA综合后的RTL级电路图。
2.2DDWS的数字买现
DDWS的数字实现较为简单,把通过Matlab抽样量化后的数据直接保存为.BAT数据格式,然后在FPGA中用IP核的BlockRAM生成一个ROM,把数据存储进去,这样就可以根据时钟要求输出需要的数据了。
图4为FPGA仿真后的RTL级电路图。
3DDS的性能指标
3.1频率分辨率
对于频率合成方式的DDS,只要是累加器的位数足够多,理论上可以达到任意无限高的频率分辨率。
由式
(1),若N=39,fclk=1,分辨率可达到0.00018Hz。
但是对于直读方式,分辨率是受到硬件D/A速度限制的,一般如果用四倍的频率速度采集和恢复,分辨率只能达到O.25Hz。
3.2SFDR
最常用的评价DDS工作性能的参数是带外抑制比(SFdR),它是指有效信号的频谱幅度与噪声频谱幅度的最大值之差。
实际的频谱合成方式的DDS在累加器的输出和查找表之间还有个相位折断的过程。
若累加器的输出A为N位,查找表的输入B为M位,一般情况下N>M,这是为了节约查找表的空间。
正是由于这种相位折断才降低了SFDR,使得DDS的性能变坏。
以上参数都是可以根据实际的要求估算出来的,例如要产生一个4MHz、分辨率为O.4Hz、带外抑制比为60dB的正弦信号,时钟频率为100MHz。
那么根据式
(2),可以得到N=11;根据实际经验,查找表的每位可以产生6dB的抑制比,所M=60/6=10b。
由于直接读取法DDS不存在相位折断的问题,所以往往能得到比较好的SFDR。
3.3信噪比
由于SFDR只与最大噪声的频谱幅度有关,所以相同的SFDR可能有不同的频谱纯度,为此引入了另外一个DDS的性能指标——信噪比(SNR)。
信噪比是指信号功率和噪声功率之比,由于涉及到所有的噪声,所以跟频谱纯度息息相关,对于频率分辨率高的DDS,噪声的能量较低,信噪比较大,频谱纯度好。
4Matlab仿真结果
根据两种DDS的FPGA的仿真数据,可以通过Matlab仿真输出波形,如图5,图6所示。
可以根据图很明显地看出以上三个性能参数的比较情况,直读DDS的SFDR要大得多,而且频谱纯度也好,合成方式的频率分辨率高。
5结语
从以上比较可以发现直读方式是实际应用中非常好的选择,但是对于这种方式,只能输出有限的预先设定好的频率和调频率,不具有通用性适合用在特定的场合。
而频率合成的DDS能合成任意频率和调频率,也能通过一定的措施达到所需指标,所以这种原理是一种通用的原理,被科研工作者和DDS制造商广泛采用。
在雷达系统(比如高度计、散射计)中,往往只需要某一种或者几种特定的调频率、带宽、频率的DDS,所以可以较多地采用直读方式。
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- FPGA DDS 分频 原理