精cadence笔记gerber光绘出错.docx
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精cadence笔记gerber光绘出错.docx
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精cadence笔记gerber光绘出错
cadence笔记
焊盘设计:
1drill/slotsymbol-----设置在钻孔的可视符号,在NClegend-1-4层中显示的钻孔的表示符号,取决与这里的设置。
2drill/slothole中plating的设置要注意。
3allowsuppressionofunconnectedinternalpads?
4regularpad-->当焊盘用走线连接时所使用的焊盘图形;Thermalrelief-->当焊盘用dynamicshape连接时所使用的焊盘挖 空图形(当该层不定义时,则不挖空,可从下拉列表中选择图形形状和大小,也可使用flash);当焊盘不连接时内电层的镂 空图形。
5如果是用于在不同的层之间电气连接的过孔,则thermalrelief可以不设置(即为null),若是通孔焊盘,则需要做Flash焊 盘,以增加热阻,利于焊接
6如果是用于BGA的过孔,则solder和paste层可设置为null
7按照IPC标准,soldermask比正常焊盘大0.1mm(直径还是半径?
)即4mil,pastmask和焊盘一样大
8焊盘的命名,表明焊盘的形状,尺寸。
antipad-->用于经过plane层(即负片)的过孔与非相同网络的dynamicshape的隔离,在布线层(即正片)中不起作用,布线层(即正片)中其功能由rule代替,设计时以钻孔大小为参考标准而非FLASH
termalrelief->用于经过plane层(即负片)的过孔与相同网络的dynamicshape的连接(有图形的地方被挖空),在布线层(即正片)中不起作用,布线层中其功能由rule代替
regularpad-->过孔在走线层中的焊盘形状
对于不同网络的铺铜和过孔(作为焊盘时)的间距在spacing中设置,对于相同网络的铺铜和过孔(作为焊盘时)的间距(thermalreleif)在samenetspacing中设置,连接方式在setup->shapes->editglobaldynamicshapeparameters中设置.
所以,在设计一般的过孔(不用于焊盘)时,布线层,可仅设置regularpad,参考平面层可仅设置regularpad和antipad
注:
焊盘和shape连接方式都可以在setup->shapes->editglobaldynamicshapeparameters中设置
9如何创建自定义图形的焊盘:
创建焊盘图形(file->new->shapesymbol;shape;merge;creatsymbol);创建soldermask图形;创建焊盘
封装设计:
1在allegro中新建packagesymbol
2设置图纸大小,单位制,精度,网格
3放置引脚
4在packagegeometry->assemblytop中添加图形(line)
5在packagegeometry->silkscreen中添加图形(line)
6在packagegeometry->place_bound_top中添加图形(区域)
7添加参考编号ref_des->assembly_top & ref_des->silkscreen_top
8file->creatsymbol生成相应的psm文件
通孔封装(25)
1创建FLASH:
add->flash命令。
flash内径大于焊盘钻孔直径,钻孔较小时,差值可以小一点,例如5mil左右,钻孔较大时,差距要设置地大一点。
2设计焊盘,通常通孔直径比引脚直径大10-12个mil。
3设计封装
注意:
在焊盘设计时,钻孔要根据应用选择ploted或non-ploted,对应地在封装设计时,选择connect或者mechanical
封装设计要素:
引脚;packagegeometry->(place_bound_top&silkscreen&assembly_top); refdes->(assembly_top&silk_screen)
封装的设计可用wizard完成
建立电路板(27)
1新建BOAR文件
2设置电路板工作环境
3在BOARDgeometry中创建板框(manufacture->demension/draft->chamferorfillet平滑)
4setup->areas->routekeepin
5setup->areas->packagekeepin(z-copy)
6设置层叠结构setup->crosssecssion
7内电层铺铜(z-copy:
选中creatdynamicshape)
编辑环境的设置:
DRCmarkersize-------designparametereditor
clineendcaps -------designparametereditor
原理图与PCB交互布局
1在orcadcapturecis中打开preferences选项卡,勾选enableintertoolcommunication
2在PCB中激活placemanual面板
2在原理图里面左键选中元件,右键点击,PCBeditorselect
按属性摆放:
1在原理图中添加元件属性
2创建网表(setup中修改配置文件'添加的属性名=YES',将属性激活,勾选createorupdatepcbeditorboard,勾选allowuserdefinedproperties )如果提示有如下错误:
*.brd文件locked,则在PCB编辑器中关掉brd文件,再试。
注:
在fileproperties中可以锁住文件,也可以解锁
3将网表导入PCB文件(选中)creatuser-definedproperties
按ROOM放置(34)
1在PCB中设置元件的ROOM属性值(使用editproperty命令,使用时在FIND中选中comp)
也可在原理图中设置ROOM属性(使用editproperty命令,filter中选择cadence-allegro,重新生成网络表,再导入PCB)
2在PCB中画ROOM的区域setup->roomoutline
3在QUICKPLACE中按ROOM的属性摆放
问题:
在PCB中设置元件属性时没有找到ROOM属性
原因已找到,是因为在执行EDITPROPERTY命令时,在FIND选项卡中的FINDBYNAME下没有选中COMP(ORPIN)选项。
可在QICKPLACE中选ALL选项,把所有的元件放进来,布局时使用MOVE命令,结合使用FIND选项卡,可很方便的选中元件并放置。
约束驱动布局?
规则设置:
(15.7)
1设计规则
2设置网络的物理属性
3将规则和网络对应起来
XNet:
为元件添加信号完整性仿真模型之后,在规则的设置中,可以以XNet来设置规则。
即电阻两端的网络看作同一个网络。
可在OBJECT中方式右键选择网络显示的方式。
BUS:
在规则设置面板的Net中可以为网络创建BUS
按照REGION设置规则:
1在constraintmanager中的physical或spacing目录下的Region中创建一个Region.
2在OPTION中选中CONSTRAINTREGION,再选择相应的子类,用SHAPE下的命令画一个SHAPE.在画SHAPE时,通过OPTION选项中的ASSIGNTOREGION选中已创建好的规则。
3创建相应的Cset.
4在constraintmanager中的physical或spacing目录下的Region中相应的Region分配ReferencedCset.
设置拓扑结构:
1显示网络DISPLAY->SHOWNET;在Cmanager中选中网络,右击选择SELECTNET
2在Cmanager中选中网络,选择网络右键,打开SigXplorer,在SigXplorer中编辑拓扑结构
3更新到约束管理器
线长规则设置(44):
通过SigXplorer设置,更新到Cmanager
等长设置(45):
通过SigXplorer设置,更新到Cmanager
差分对规则设置(46):
1创建差分对在Cmanager中或者LOGIC中
2设置规则
鼠线显示(47):
将电源和地网络的Ratsnest_Schedule设置为POWERandGROUND
将不同的网络用不同的颜色高亮显示
群组走线:
route->connect 右键选择tempgroup
线距控制:
布线过程中右键选择routespacing命令
控制线切换:
布线过程中右键选择changecontroltrace
单根线模式切换:
布线过程中右键选择singletracemode
差分走线(53):
先在ElectricalCset中设置好差分走线规则,再将规则和差分对相对应,然后 走线。
右键viapattern
route->slide修线 viawithsegments
T形连接点布线(54)
蛇形走线(54):
route->delaytune:
gap的设置可以为2xspace或直接一个数字(默认单位为mil)
修线命令(54):
route->spreadbetweenvoids
miterbypick
slide
delaytune
……
内电层的分割(56)
add->line命令,在option中选择antietch
线宽的选择取决于电压差,电压差越大,线宽越宽
edit->splitplane->creat
电源分不开时,可通过走线连接,也可在信号层加铜皮,但要求该信号层不与电 源层相邻,以避免电源噪声通过寄生电容耦合。
怎么在PCB中打过孔,过孔是否要自己先画是好?
是的,先画好作为过孔的焊盘,再在规则的VIA项中设置布线时可选择的焊盘。
BGA的封装的过孔是否需要对soldermask层作特殊处理?
fanout时走线都是直角拐角,怎样设置为45度角直线?
使用route->creatfanout命令;viadirection项设置为BGAQuadrantStyle
Pin-viaspace项设置为centered;在FIND中勾选symbol,点击要fanout的元件
在userpreference里打开allegro_dynam_timing,在走线时却没有出现显示走线延迟的进度条?
怎么用不同的颜色高亮不同的网络?
在16.5中使用display->assigncolor命令
怎么选择内电层用正片还是负片?
对设计好的电路板进行重新编号(57)
在allegro中执行命令:
logic->autorenamerefdes,保存到PCB文件
在capturecis中执行命令:
tools->backannotation
布线后检查(57)
tools->quickreqorts->unconnectedpins
shapedynamicstate
shapenonet
shapeislands
DRC
(15.7)中setup->drawingoptions选项卡下有一个status面板,在做板之前要保 证这个里面的栏目为绿色,在16.5中没有找到这个选项卡。
数据库检查(57):
(出光绘文件时一定要做)
tools->databasecheck
生成丝印层(58):
manufacture->silkscreen
edit->change选中FIND中的TEXT调整字体大小
各个字号的大小在setup->designparameter->text->setuptextsizes中定义
钻孔文件参数设置(59):
manufacture->NC->NCparameters(NCparameters文件要和光绘文件一起给厂家 )
manufacture->NC->NCdrill(若板上只有通孔,在drilling中选择layerpair,否则,反之)
若有非圆形孔,需单独处理:
manufacture->NC->NCroute(产生一个.rou文件,给厂家)
生成钻孔表和钻孔图:
manufacture->NC->drilllegend
出光绘文件(60)
在执行manufacture->artwork命令时弹出对话框提示:
artworkoutputtype(GERBER_RS274X)doesnotmatchtheformatusedindynamicshapesparameters (GERBER4X00).UseGlobalshapeparameterdialog,tabVoidControlstochangeformattype.
执行shape->glaobaldynamicparameters->voidcontrols
通过display命令将要生成底片的层显示,将其它的层关掉,在manufacture->artwork中添加到availablefilms列表,除了电气层外,还需要:
topsilkscreen (boardgeometry->silk;packagegeometry->silk;manufacture->autosilk)
bottermsilkscreen
topsoldermask(stackup->pin/via;boardgeometry;packagegeometry)
botternsoldermask
toppastemask(stackup->pin/via;packagegeometry)
botternpastemask
ncdrilllegend(manufacture->nclegend-1-4)
可通过在availablefilms列表中右键点击某个项目,使用matchdisplay命令将当前显示的层作为该项目的子项
对availablefilms列表中各个子项目设置属性。
尤其是undefinedlinewidth,plotmode,输出文件为RS274X格式时要选中vectorbasedpadbehavior项
选中availablefilms列表中各个子项目,选中checkdatabasebeforeartwork,点击generateartwork
在生成光绘文件时出现错误:
******************************************
WARNING:
DRCOUTOFDATEonthislayout.
******************************************
----Photoplotoutlinerectanglenotfound...usingdrawingextents
可在出光绘文件之前在manufacture->photoplotoutline层add一个矩形边框,将所有的图形都框住。
哪些文件要给厂家?
ART文件;DRL文件;ROU文件;art_param.txt;nc_param.txt
在allegro中放置定位孔,可否人为地为这些定位孔分配网络(不通过修改原理图)?
可否通过logic命令修改?
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