集成电路设计开放性实验报告.docx
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集成电路设计开放性实验报告
IC设计开放性实验
应用于激光雷达的
时间-数字转换器芯片研究与设计
项目报告
姓名学号:
指导老师:
年级专业:
2019年1月
1.背景介绍
激光雷达(Lidar,LaserRadar)因其抗干扰能力强、测程远、测速快、测量
精度高等特点,自20世纪60年代诞生以来一直在军事和航天领域占据着十分重要的地位。
近年来,随着消费市场对于自动驾驶(ADAS)系统、机器人导航、非协助式环境勘测等应用的需求日益剧烈,激光雷达特别是采用TOF(飞行时间,TimeofFlight)测距的脉冲式激光雷达(图1)产品在民用领域的应用也越来越广泛起来,各种各样的商用激光雷达产品开始呈现。
图1:
TOF激光雷达电路框架图
激光雷达系统整体包括电路部分和光学部分,电路部分包括发射驱动电路、接收电路和数据处理电路。
从测量精度的角度来说,接收电路的性能直接决定了激光雷达的测量精度。
而对于TOF测距的脉冲式激光雷达电路来说,对光的飞行时间的计量精度直接决定了测距精度。
这就对电路中的TDC(时间-数字转换器)模块提出了高要求。
TDC模块可以将飞行时间以ps级的精度转为等比例的数字信号并传送给信号处理模块。
如何用尽可能小的芯片面积和功耗成本达到更高精度,是TDC芯片研究者一致的目标。
本文将围绕这一课题,聚焦于TDC电路的高精度、小面积、低功耗等性能进行研究和设计。
2.相关文献调研
在这一部分项目工作中,首先明确了TDC芯片的设计目标:
高精度(<10ps)、符合激光雷达需要的测量范围(>640ns,对应100m的测量距离)以及较小的芯片面积与功耗。
接下来调研了多篇有关不同实现架构的TDC芯片的近期文献[1]—[6],整理得到信息如表1所示:
表1:
文献整理
其中,TDC电路的实现原理可分为三种:
[1]—[4]属于Two-step类型,[5]属于Vernier(游标)类型,[6]属于LPI(LocalPassiveInterpolation)类型。
简单来说,Two-step类型的原理是对时间间隔进行粗细两步处理:
选取一个时钟周期后,第一步的粗计数器计算经过了多少个时钟周期,第二步的细计数器则以一个时钟周期为工作范围,以最小分辨率为单位计算未完成的时钟周期中走过了多长时间。
这样,粗计数器会决定TDC芯片的测量时间范围,而细计时器会决定TDC芯片的测量精度。
对于Vernier类型(图2)的TDC芯片来说,其原理与游标卡尺类似:
电路中有两条delayline(延迟线),它们每一级的延时被设计成有确定的差值。
使Start信号从慢线传输,Stop信号从快线传输,Stop信号追上Start信号时即可确定时间间隔,而且分辨率等于刚才所说的差值,可以做到非常小的水平(<10ps)。
但这种方法的测量范围难以做的很大,同时受到延迟线非线性和mismatch的影响较为严重。
图2:
Vernier电路架构
对于LPI类型的TDC芯片来说,其测量范围也很小,不符合设计要求。
通过比较可以看到,Two-step类型的电路架构更加符合我们的设计需要,因此决定采用该架构。
3.电路分析与设计
3.1电路计时原理
参考文献[1],确定了Two-step的TDC电路原理如图3所示:
粗计数器计算走过的周期数
,细计数器计算
和
。
于是最终的时间间隔计算式为:
(1)
图3:
TDC计时原理
假设时钟周期为10ns,则粗计时器位数取6位即可,因为测量范围为
;细计时器需要取10位,保证分辨率小于10ps:
。
3.2电路架构
确定了计时原理后,采取如图4所示的电路架构,总共分为4部分:
(1)时钟电路;
(2)最左边的TA(时间放大器)电路,用于将时间间隔放大两倍,通过不停地放大迭代来提高测量精度;(3)中间的数字逻辑电路,用于控制计时器工作;(4)粗、细计时器电路。
其中,
(1)
(2)部分是模拟电路,(3)(4)部分是数字电路,用Verilog代码进行设计即可。
图4:
TDC电路架构
时间放大器处理信号的过程如图5所示,通过此方式对
或
信号进行放大,并10次迭代,最终可以得到理论上10ps以下的精度。
图5:
时间放大器电路工作流程
值得一提的是,为了保证
和
的时间长度不会过短以至于造成电路产生多稳态的问题,电路中采用了Synchronizer电路,其作用是使
和
信号的长度范围从0—1个时间周期延长为0.5—1.5个时间周期。
3.3电路设计
3.3.1TA电路
为了达到设计要求的高精度,高性能TA电路是最重要的一部分,其电路原理图如下所示:
图6:
TA电路原理图
在TA电路输入信号上升沿到来之前,电路处于等待状态,IN信号为低电平,所以蓝色部分的MOS管打开,红色部分的MOS管关断。
在输入信号上升沿到来后,IN信号为高电平,所以红色部分的MOS管打开,蓝色部分的MOS管关断,将结点处的电平依次转换(0变1,1变0)。
IN信号变回低电平后,又会从最右边的已改变电平的结点处向左依次转换电平,相当于将同一路径走了两次,从而达到很精确的电路放大效果。
TA电路在Virtuoso软件中的原理图如下所示:
图7:
TA电路原理图(inVirtuoso)
3.3.2Synchronizer电路
Virtuoso中的Synchronizer电路原理图如下所示:
图8:
Synchronizer电路原理图(inVirtuoso)
3.3.3数字逻辑电路与计数器电路
Verilog代码截图如下所示:
图9:
数字部分Verilog代码截图
3.3.4PLL时钟电路
由于设计中时钟周期为1ns,因此振荡频率在1GHz,用PLL电路实现。
PLL的基本框架图如图10所示。
本设计中,参考频率用25MHz的晶振实现。
图10:
PLL基本框架图
因为已有实验室师兄之前所设计的PLL电路作为基础,所以该设计中主要是将原电路中的VCO(压控振荡器)16相环形振荡结构简化为3相振荡结构,得到一个1GHz输出即可。
原电路的VCO振荡单元与参考[7]设计的VCO振荡单元电路如下所示:
图11:
原电路的VCO振荡单元
图12:
参考[7]设计的VCO振荡单元
经过调试,这两种电路都可以达到1.2GHz的振荡频率,但相比较而言,后者的输出摆幅不受电流源电路的限制,因此调谐范围明显大于前者。
因此目前打算换用参考[7]设计的VCO振荡单元电路。
整体的PLL时钟电路原理图如下所示:
图13:
整体PLL时钟电路原理图
4.仿真结果
4.1TA电路仿真
图14表示TA电路输出误差在整个输入范围中的变化情况。
横坐标为TA电路的输入时间长度,纵坐标为TA电路的输出误差,计算式为
(2)
可以看到,TA输出误差约为±6.5ps,达到非常小的水平。
图14:
TA仿真结果(Typlical)
图15是考虑工艺角的仿真结果,共有tt/ff/ss/sf/fs五种工艺角。
可以看到,所有工艺角下,TA输出误差保持在±15ps。
图15:
TA仿真结果(考虑工艺角)
图16是蒙特卡洛仿真结果,仿真次数为
。
可以看到,TA输出误差的平均值在0附近,标准差约为15ps。
图16:
TA仿真结果(蒙特卡洛)
总的来说,仿真结果显示TA电路对时间间隔的放大精度较好,符合我们的设计需求。
4.2PLL时钟电路仿真
图17是总的PLL时钟电路仿真结果,可以看到,经过8μs后锁频稳定在1.2GHz左右,锁频精度在±3MHz左右,对应到时钟周期是正负2ps。
锁频精度还需进一步提高。
图17:
PLL时钟电路仿真结果
4.3TDC的MATLAB仿真
由于整个TDC对于输入时间间隔的计量方法可以通过流程图(图5)清晰地表示出来,又已经通过Virtuoso仿真得到不同输入时间间隔下TA电路的输出误差,于是使用MATLAB对整个TDC电路的输出误差进行仿真,从而确定TA电路输出误差对TDC电路输出误差的影响。
图18是MATLAB仿真结果,横坐标是输入时间间隔大小,纵坐标是TDC输出误差。
可以看到,在对应TA输入误差峰峰值为±50ps的情况下,TDC输出误差的峰峰值约为±35ps。
对应到标准差后,基本满足设计中10ps以下精度的要求。
图18:
MATLAB仿真结果
考虑到TA电路放大迭代次数越多,TDC的理论输出精度越高,因此尝试不同的迭代次数(3到12次),观察TDC输出误差峰峰值的变化情况,如下所示:
可以看到,在TA放大迭代次数到达一定值后,TDC实际输出误差不再随着迭代次数增加而减小,因此得出结论:
TDC输出误差是受TA输出误差的限制的。
如果需要更高的TDC精度,必须寻找提高TA电路输出精度的方法。
表2:
TDC输出误差与TA放大迭代次数的关系
5.总结与计划
5.1总结
本设计中,目标是设计一款高精度(<10ps)、宽输入范围(0—640ns)、较小面积和功耗的时间-数字转换器芯片,应用于激光雷达接收电路中。
经过相关文献的调研,确定了使用Two-step的TDC电路架构,因为该架构可同时满足高精度和宽输入范围的要求,而其他架构难以做到两者兼顾。
进一步,参考[1]中的电路结构,确定了电路的工作原理和不同模块,分别有PLL时钟电路模块、TA电路模块、数字逻辑控制模块和粗细计数器模块。
在实验室之前所做设计的基础上,完成了PLL时钟电路的设计和前仿真工作,电路输出频率可以稳定锁在1.2GHz。
另外,TA电路是保证高精度的重要部分,经过精心设计和调试,取得了符合设计要求的仿真结果,并通过MATLAB验证了TA精度可以保证最终TDC输出精度在10ps的精度范围内。
数字逻辑控制模块和粗细计数器模块的Verilog代码也已经完成,由于整个TDC电路的工作原理并不复杂,所以可以电路结构较为简单,符合较小面积和功耗的要求。
5.2计划
针对目前已完成的工作,对接下来的工作有如下计划和期望:
(1)经过实验室老师与师兄商量,计划将工艺换为tsmc65nm,这样可以获得更好的电路性能和更小的面积、功耗。
在寒假回家前将TA电路转移到新工艺中,并调试好性能。
(2)PLL时钟电路的锁频精度有待提高。
在寒假期间对PLL电路进行学习研究[8]—[12],尽量提高PLL锁频精度,减小时钟周期误差对TDC测量精度的影响。
(3)数字部分电路的仿真工作尚未完成。
在寒假期间完成仿真工作,验证其功能。
总之,在下学期开始时,尽量将所有版图外的工作完成。
接下来的时间将用于版图绘制与后仿真。
参考文献
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