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半导体制造
最近天涯有不少的弟兄谈到半导体行业,以及SMIC、Grace等企业的相关信息。
在许多弟兄迈进或者想要迈进这个行业之前,我想有许多知识和信息还是需要了解的。
正在半导体制造业刚刚全面兴起的时候,我加入了SMIC,在它的Fab里做了四年多。
历经SMIC生产线建立的全部过程,认识了许许多多的朋友,也和许许多多不同类型的客户打过交道。
也算有一些小小的经验。
就着工作的间隙,把这些东西慢慢的写出来和大家共享。
如果有什么错误和不当的地方,请大家留贴指正。
从什么地方开始讲呢?
就从产业链开始吧。
有需求就有生产就有市场。
市场需求(或者潜在的市场需求)的变化是非常快的,尤其是消费类电子产品。
这类产品不同于DRAM,在市场上总是会有大量的需求。
也正是这种变化多端的市场需求,催生了两个种特别的半导体行业——Fab和FabLessDesignHouse。
我这一系列的帖子主要会讲Fab,但是在一开头会让大家对Fab周围的东西有个基本的了解。
像Intel、Toshiba这样的公司,它既有Design的部分,也有生产的部分。
这样的庞然大物在半导体界拥有极强的实力。
同样,像英飞凌这样专注于DRAM的公司,活得也很滋润。
至于韩国三星那是个什么都搞的怪物。
这些公司,他们通常都有自己的设计部门,自己生产自己的产品。
有些业界人士把这一类的企业称之为IDM。
但是随着技术的发展,要把更多的晶体管集成到更小的Chip上去,SiliconProcess的前期投资变得非常的大。
一条8英寸的生产线,需要投资7~8亿美金;而一条12英寸的生产线,需要的投资达12~15亿美金。
能够负担这样投资的全世界来看也没有几家企业,这样一来就限制了芯片行业的发展。
准入的高门槛,使许多试图进入设计行业的人望洋兴叹。
这个时候台湾半导体教父张忠谋开创了一个新的行业——foundry。
他离开TI,在台湾创立了TSMC,TSMC不做Design,它只为做Design的人生产Wafer。
这样,门槛一下子就降低了。
随便几个小朋友,只要融到少量资本,就能够把自己的设计变成产品,如果市场还认可这些产品,那么他们就发达了。
同一时代,台湾的联华电子也加入了这个行当,这就是我们所称的UMC,他们的老大是曹兴诚。
——题外话,老曹对七下西洋的郑和非常钦佩,所以在苏州的UMC友好厂(明眼人一看就知道是UMC在大陆偷跑)就起名字为“和舰科技”,而且把厂区的建筑造的非常有个性,就像一群将要启航的战船。
----想到哪里就说到哪里,大家不要见怪。
在TSMC和UMC的扶植下,FabLessDesignHouse的成长是非常可观的。
从UMC中分离出去的一个小小的DesignGroup成为了著名的“股神”联发科。
当年它的VCD/DVD相关芯片红透全世界,股票也涨得令人难以置信。
我认识一个台湾人的老婆,在联发科做Support工作,靠它的股票在短短的四年内赚了2亿台币,从此就再也不上班了。
FabLessDesignHouse的成功让很多的人大跌眼镜。
确实,单独维持Fab的成本太高了,所以很多公司就把自己的Fab剥离出去,单独来做Design。
Foundry专注于Wafer的生产,而FabLessDesignHouse专注于Chip的设计,这就是分工。
大家都不能坏了行规。
如果FabLessDesignHouse觉得自己太牛了,想要自建Fab来生产自己的Chip,那会遭到Foundry的抵制,像UMC就利用专利等方法强行收购了一家FabLessDesignHouse辛辛苦苦建立起来的Fab。
而如果Foundry自己去做Design,那么FabLessDesignHouse就会心存疑惑——究竟自己的PatternDesign会不会被对方盗取使用?
结果导致Foundry的吸引力降低,在产业低潮的时候就会被FabLessDesignHouse抛弃。
总体来讲,FabLessDesignHouse站在这个产业链的最高端,它们拥有利润的最大头,它们投入小,风险高,收益大。
其次是Foundry(Fab),它们总能拥有可观的利润,它们投入大,风险小,受益中等。
再次是封装测试(Package&Testing),它们投入中等,风险小,收益较少。
当然,这里面没有记入流通领域的分销商。
事实上分销商的收益和投入是无法想象和计量的。
我认识一个分销商,他曾经把MP3卖到了50%的利润,但也有血本无归的时候。
所以DesignHouse是“三年不开张,开张吃三年。
”而Fab和封装测试则是赚个苦力钱。
对于Fab来讲,同样是0.18um的8英寸Wafer,价格差不多,顶多根据不同的Metal层数来算钱,到了封装测试那里会按照封装所用的模式和脚数来算钱。
这样Fab卖1200美元的Wafer被Designer拿去之后,实际上卖多少钱就与Fab它们没有关系了,也许是10000美元,甚至更高。
但如果市场不买账,那么DesignHouse可能就直接完蛋了,因为它的钱可能只够到Fab去流几个Lot的。
我的前老板曾经在台湾TSMC不小心MO,结果跑死掉一批货,结果导致一家DesignHouse倒闭。
题外话——Fab的小弟小妹看到动感地带的广告都气坏了,什么“没事MO一下”,这不找抽吗?
没事MO(MissOperation)一下,一批货25片损失两万多美元,奖金扣光光,然后被fire。
在SMIC,我带的一个工程师MO,结果导致一家海龟的DesignHouse直接关门放狗。
这个小子很不爽的跳槽去了一家封装厂,现在混得也还好。
所以现在大家对Fab的定位应该是比较清楚的了。
Fab有过一段黄金时期,那是在上个世纪九十年代末。
TSMC干四年的普通工程师一年的股票收益相当于100个月的工资(本薪),而且时不时的公司就广播,“总经理感谢大家的努力工作,这个月加发一个月的薪水。
”
但是过了2001年,也就是SMIC等在大陆开始量产以来,受到压价竞争以及市场不景气的影响,Fab的好时光就一去不复返了。
高昂的建厂费用,高昂的成本折旧,导致连SMIC这样产能利用率高达90%的Fab还是赔钱。
这样一来,股票的价格也就一落千丈,其实不光是SMIC,像TSMC、UMC的股票价格也大幅下滑。
但是已经折旧折完的Fab就过得很滋润,比如先进(ASMC),它是一个5英寸、6英寸的Fab,折旧早完了,造多少赚多少,只要不去盖新厂,大家分分利润,日子过的好快活。
所以按照目前中国大陆这边的状况,基本所有的Fab都在盖新厂,这样的结论就是:
很长的一段时间内,Fab不会赚钱,Fab的股票不会大涨,Fab的工程师不会有过高的收入。
虽然一直在亏本,但是由于亏本的原因主要是折旧,所以Fab总能保持正的现金流。
而且正很多。
所以结论是:
Fab赔钱,但绝对不会倒闭。
如果你去Fab工作,就不必担心因为工厂倒闭而失业。
下面讲讲Fab对人才的需求状况。
Fab是一种对各类人才都有需求的东西。
无论文理工,基本上都可以再Fab里找到职位。
甚至学医的MM都在SMIC找到了厂医的位置。
很久以前有一个TSMC工程师的帖子,他说Fab对人才的吸纳是全方位的。
(当然坏处也就是很多人才的埋没。
)有兴趣的网友可以去找来看看。
一般来讲,文科的毕业生可以申请Fab厂的HR,法务,文秘,财会,进出口,采购,公关之类的职位。
但是由于是Support部门这些位置的薪水一般不太好。
那也有些厉害的MM选择做客户工程师(CE)的,某些MM居然还能做成制程工程师,真是佩服啊佩服。
理工科的毕业生选择范围比较广:
计算机、信息类的毕业生可以选择作IT,在Fab厂能够学到一流的CIM技术,但是由于不受重视,很多人学了本事就走人先了。
工程类的毕业生做设备(EE)的居多,一般而言,做设备不是长久之计。
可以选择做几年设备之后转制程,或者去做厂商(vendor),钱会比较多。
当然,也有少数人一直做设备也发展得不错。
比较不建议去做厂务。
材料、物理类的毕业生做制程(PE)的比较多,如果遇到老板不错的话,制程倒是可以常做的,挺两年,下面有了小弟小妹就不用常常进Fab了。
如果做的不爽,可以转PIE或者TD,或者厂商也可以,这个钱也比较多。
电子类的毕业生选择做制程整合,也就是Integration(PIE)得比较多,这个是在Fab里主导的部门,但如果一开始没有经验的话,容易被PE忽悠。
所以如果没有经验就去做PIE的话,一定要跟着一个有经验的PIE,不要管他是不是学历比你低。
所有硕士或者以上的毕业生,尽量申请TD的职位,TD的职位比较少做杂七杂八的事情。
但是在工作中需要发挥主动性,不然会学不到东西,也容易被PIE之类的人骂。
将来有兴趣去做封装、测试的人可以选择去做产品工程师(PDE)。
有兴趣向Design转型的人可以选择去做PIE或者PDE。
喜欢和客户打交道的人可以选择去做客户工程师CE,这个位置要和PIE搞好关系,他们的Support是关键。
有虐待别人倾向,喜欢看着他人无助神情的人可以考虑去做QE。
QE的弟兄把PIE/PE/EE/TD/PDE之类的放挺简直太容易了。
:
)
其他的想到再说。
下面分部门简单介绍一下Fab的工种。
先转贴一些词汇表,免得到时候冒些个专有名词大家不好理解:
1ActiveArea主动区(工作区)主动晶体管(ACTIVETRANSISTOR)被制造的区域即所谓的主动区(ACTIVEAREA)。
在标准之MOS制造过程中ACTIVEAREA是由一层氮化硅光罩即等接氮化硅蚀刻之后的局部场区氧化所形成的,而由于利用到局部场氧化之步骤,所以ACTIVEAREA会受到鸟嘴(BIRD’SBEAK)之影响而比原先之氮化硅光罩所定义的区域来的小,以长0.6UM之场区氧化而言,大概会有0.5UM之BIRD’SBEAK存在,也就是说ACTIVEAREA比原在之氮化硅光罩所定义的区域小0.5UM。
2ACTONE丙酮1.丙酮是有机溶剂的一种,分子式为CH3COCH3。
2.性质为无色,具刺激性及薄荷臭味之液体。
3.在FAB内之用途,主要在于黄光室内正光阻之清洗、擦拭。
4.对神经中枢具中度麻醉性,对皮肤黏膜具轻微毒性,长期接触会引起皮肤炎,吸入过量之丙酮蒸汽会刺激鼻、眼结膜及咽喉黏膜,甚至引起头痛、恶心、呕吐、目眩、意识不明等。
5.允许浓度1000PPM。
3ADI显影后检查1.定义:
AfterDevelopingInspection之缩写2.目的:
检查黄光室制程;光阻覆盖→对准→曝光→显影。
发现缺点后,如覆盖不良、显影不良…等即予修改,以维护产品良率、品质。
3.方法:
利用目检、显微镜为之。
4AEI蚀刻后检查1.定义:
AEI即AfterEtchingInspection,在蚀刻制程光阻去除前及光阻去除后,分别对产品实施全检或抽样检查。
2.目的:
2-1提高产品良率,避免不良品外流。
2-2达到品质的一致性和制程之重复性。
2-3显示制程能力之指针2-4阻止异常扩大,节省成本3.通常AEI检查出来之不良品,非必要时很少作修改,因为重去氧化层或重长氧化层可能造成组件特性改变可靠性变差、缺点密度增加,生产成本增高,以及良率降低之缺点。
5AIRSHOWER空气洗尘室进入洁净室之前,需穿无尘衣,因在外面更衣室之故,无尘衣上沾着尘埃,故进洁净室之前,需经空气喷洗机将尘埃吹掉。
6ALIGNMENT对准1.定义:
利用芯片上的对准键,一般用十字键和光罩上的对准键合对为之。
2.目的:
在IC的制造过程中,必须经过6~10次左右的对准、曝光来定义电路图案,对准就是要将层层图案精确地定义显像在芯片上面。
3.方法:
A.人眼对准B.用光、电组合代替人眼,即机械式对准。
7ALLOY/SINTER熔合Alloy之目的在使铝与硅基(SiliconSubstrate)之接触有Ohmic特性,即电压与电流成线性关系。
Alloy也可降低接触的阻值。
8AL/SI铝/硅靶此为金属溅镀时所使用的一种金属合金材料利用Ar游离的离子,让其撞击此靶的表面,把Al/Si的原子撞击出来,而镀在芯片表面上,一般使用之组成为Al/Si(1%),将此当作组件与外界导线连接。
9AL/SI/CU铝/硅/铜金属溅镀时所使用的原料名称,通常是称为TARGET,其成分为0.5﹪铜,1﹪硅及98.5﹪铝,一般制程通常是使用99﹪铝1﹪硅,后来为了金属电荷迁移现象(ELECTROMIGRATION)故渗加0.5﹪铜,以降低金属电荷迁移。
10ALUMINUN铝此为金属溅镀时所使用的一种金属材料,利用Ar游离的离子,让其撞击此种材料做成的靶表面,把Al的原子撞击出来,而镀在芯片表面上,将此当作组件与外界导线之连接。
11ANGLELAPPING角度研磨AngleLapping的目的是为了测量Junction的深度,所作的芯片前处理,这种采用光线干涉测量的方法就称之AngleLapping。
公式为Xj=λ/2NF即Junction深度等于入射光波长的一半与干涉条纹数之乘积。
但渐渐的随着VLSI组件的缩小,准确度及精密度都无法因应。
如SRP(SpreadingResistancePrqbing)也是应用AngleLapping的方法作前处理,采用的方法是以表面植入浓度与阻值的对应关系求出Junction的深度,精确度远超过入射光干涉法。
12ANGSTRON埃是一个长度单位,其大小为1公尺的百亿分之一,约为人的头发宽度之五十万分之一。
此单位常用于IC制程上,表示其层(如SiO2,Poly,SiN….)厚度时用。
13APCVD(ATMOSPRESSURE)常压化学气相沉积APCVD为Atmosphere(大气),Pressure(压力),Chemical(化学),Vapor(气相)及Deposition(沉积)的缩写,也就是说,反应气体(如SiH4(g),B2H6(g),和O2(g))在常压下起化学反应而生成一层固态的生成物(如BPSG)于芯片上。
14AS75砷自然界元素之一;由33个质子,42个中子即75个电子所组成。
半导体工业用的砷离子(As+)可由AsH3气体分解得到。
砷是N-TYPEDOPANT常用作N-场区、空乏区及S/D植入。
15ASHING,STRIPPING电浆光阻去除1.电浆预处理,系利用电浆方式(Plasma),将芯片表面之光阻加以去除。
2.电浆光阻去除的原理,系利用氧气在电浆中所产生只自由基(Radical)与光阻(高分子的有机物)发生作用,产生挥发性的气体,再由帮浦抽走,达到光阻去除的目的。
3.电浆光组的产生速率通常较酸液光阻去除为慢,但是若产品经过离子植入或电浆蚀刻后,表面之光阻或发生碳化或石墨化等化学作用,整个表面之光阻均已变质,若以硫酸吃光阻,无法将表面已变质之光阻加以去除,故均必须先以电浆光阻去除之方式来做。
16ASSEMBLY晶粒封装以树酯或陶瓷材料,将晶粒包在其中,以达到保护晶粒,隔绝环境污染的目的,而此一连串的加工过程,即称为晶粒封装(Assembly)。
封装的材料不同,其封装的作法亦不同,本公司几乎都是以树酯材料作晶粒的封装,制程包括:
芯片切割→晶粒目检→晶粒上「架」(导线架,即Leadframe)→焊线→模压封装→稳定烘烤(使树酯物性稳定)→切框、弯脚成型→脚沾锡→盖印→完成。
以树酯为材料之IC,通常用于消费性产品,如计算机、计算器,而以陶瓷作封装材料之IC,属于高性赖度之组件,通常用于飞弹、火箭等较精密的产品上。
17BACKGRINDING晶背研磨利用研磨机将芯片背面磨薄以便测试包装,着重的是厚度均匀度及背面之干净度。
一般6吋芯片之厚度约20mil~30mil左右,为了便于晶粒封装打线,故需将芯片厚度磨薄至10mil~15mil左右。
18BAKE,SOFTBAKE,HARDBAKE烘烤,软烤,预烤烘烤(Bake):
在集成电路芯片上的制造过程中,将芯片至于稍高温(60℃~250℃)的烘箱内或热板上均可谓之烘烤,随其目的的不同,可区分微软烤(Softbake)与预烤(Hardbake)。
软烤(Softbake):
其使用时机是在上完光阻后,主要目的是为了将光阻中的溶剂蒸发去除,并且可增加光阻与芯片之附着力。
预烤(Hardbake):
又称为蚀刻前烘烤(pre-etchbake),主要目的为去除水气,增加光阻附着性,尤其在湿蚀刻(wetetching)更为重要,预烤不全长会造成过蚀刻。
19BF2二氟化硼·一种供做离子植入用之离子。
·BF2+是由BF3+气体晶灯丝加热分解成:
B10、B11、F19、B10F2、B11F2。
经Extract拉出及质谱磁场分析后而得到。
·是一种P-type离子,通常用作VT植入(闸层)及S/D植入。
20BOAT晶舟Boat原意是单木舟,在半导体IC制造过程中,常需要用一种工具作芯片传送、清洗及加工,这种承载芯片的工具,我们称之为Boat。
一般Boat有两种材质,一是石英、另一是铁氟龙。
石英Boat用在温度较高(大于300℃)的场合。
而铁氟龙Boat则用在传送或酸处理的场合。
21B.O.E缓冲蚀刻液BOE是HF与NH4F依不同比例混合而成。
6:
1BOE蚀刻即表示HF:
NH4F=1:
6的成分混合而成。
HF为主要的蚀刻液,NH4F则作为缓冲剂使用。
利用NH4F固定〔H+〕的浓度,使之保持一定的蚀刻率。
HF会浸蚀玻璃及任何含硅石的物质,对皮肤有强烈的腐蚀性,不小心被溅到,应用大量水冲洗。
22BONDINGPAD焊垫焊垫-晶利用以连接金线或铝线的金属层。
在晶粒封装(Assembly)的制程中,有一个步骤是作“焊线”,即是用金线(塑料包装体)或铝线(陶瓷包装体)将晶粒的线路与包装体之各个接脚依焊线图(BondingDiagram)连接在一起,如此一来,晶粒的功能才能有效地应用。
由于晶粒上的金属线路的宽度即间隙都非常窄小,(目前SIMC所致的产品约是微米左右的线宽或间隙),而用来连接用的金线或铝线其线径目前由于受到材料的延展性即对金属接线强度要求的限制,祇能做到1.0~1.3mil(25.4~33j微米)左右,在此情况下,要把二、三十微米的金属线直接连接到金属线路间距只有3微米的晶粒上,一定会造成多条铝线的接桥,故晶粒上的铝路,在其末端皆设计成一个约4mil见方的金属层,此即为焊垫,以作为接线使用。
焊垫通常分布再晶粒之四个外围上(以粒封装时的焊线作业),其形状多为正方形,亦有人将第一焊线点作成圆形,以资辨识。
焊垫因为要作接线,其上得护层必须蚀刻掉,故可在焊垫上清楚地看到“开窗线”。
而晶粒上有时亦可看到大块的金属层,位于晶粒内部而非四周,其上也看不到开窗线,是为电容。
23BORON硼自然元素之一。
由五个质子及六个中子所组成。
所以原子量是11。
另外有同位素,是由五个质子及五个中子所组成原子量是10(B10)。
自然界中这两种同位素之比例是4:
1,可由磁场质谱分析中看出,是一种P-type的离子(B11+),用来作场区、井区、VT及S/D植入。
24BPSG含硼及磷的硅化物BPSG乃介于Poly之上、Metal之下,可做为上下两层绝缘之用,加硼、磷主要目的在使回流后的Step较平缓,以防止Metalline溅镀上去后,造成断线。
25BREAKDOWNVOLTAGE崩溃电压反向P-N接面组件所加之电压为P接负而N接正,如为此种接法则当所加电压通在某个特定值以下时反向电流很小,而当所加电压值大于此特定值后,反向电流会急遽增加,此特定值也就是吾人所谓的崩溃电压(BREAKDOWNVOLTAGE)一般吾人所定义反向P+-N接面之反向电流为1UA时之电压为崩溃电压,在P+-N或N+-P之接回组件中崩溃电压,随着N(或者P)之浓度之增加而减小。
26BURNIN预烧试验「预烧」(Burnin)为可靠性测试的一种,旨在检验出哪些在使用初期即损坏的产品,而在出货前予以剔除。
预烧试验的作法,乃是将组件(产品)至于高温的环境下,加上指定的正向或反向的直流电压,如此残留在晶粒上氧化层与金属层之外来杂质离子或腐蚀性离子将容易游离而使故障模式(FailureMode)提早显现出来,达到筛选、剔除「早期夭折」产品之目的。
预烧试验分为「静态预烧」(StaticBurnin)与「动态预烧」(DynamicBurnin)两种,前者在试验时,只在组件上加上额定的工作电压即消耗额定的功率,而后者除此外并有仿真实际工作情况的讯号输入,故较接近实际状况,也较严格。
基本上,每一批产品在出货前,皆须作百分之百的预烧试验,馾由于成本及交货其等因素,有些产品旧祇作抽样(部分)的预烧试验,通过后才出货。
另外对于一些我们认为它品质够稳定且够水准的产品,亦可以抽样的方式进行,当然,具有高信赖度的产品,皆须通过百分之百的预烧试验。
27CAD计算机辅助设计CAD:
ComputerAidedDesign计算机辅助设计,此名词所包含的范围很广,可泛称一切计算机为工具,所进行之设计;因此不仅在IC设计上用得到,建筑上之设计,飞机、船体之设计,都可能用到。
在以往计算机尚未广泛应用时,设计者必须以有限之记忆、经验来进行设计,可是有了所谓CAD后,我们把一些常用之规则、经验存入计算机后,后面的设计者,变可节省不少从头摸索的工作,如此不仅大幅地提高了设计的准确度,使设计的领域进入另一新天地。
28CDMEASUREMENT微距测试CD:
CriticalDimension之简称。
通常于某一个层次中,为了控制其最小线距,我们会制作一些代表性之量测图形于晶方中,通常置于晶方之边缘。
简言之,微距测量长当作一个重要之制程指针,可代表黄光制程之控制好坏。
量测CD之层次通常是对线距控制较重要之层次,如氮化硅、POLY、CONT、MET…等,而目前较常用于测量之图形有品字型,L-BAR等。
29CH3COOH醋酸ACETICACID醋酸澄清、无色液体、有刺激性气味、熔点16.63℃、沸点118℃。
与水、酒精、乙醚互溶。
可燃。
冰醋酸是99.8﹪以上之纯化物,有别于水容易的醋酸食入或吸入纯醋酸有中等的毒性,对皮肤及组织有刺激性,危害性不大,被溅到用水冲洗。
30CHAMBER真空室,反应室专指一密闭的空间,常有特殊的用途:
诸如抽真空、气体反应或金属溅度等。
针对此特殊空间之种种外在或内在环境:
例如外在粒子数(particle)、湿度及内在温度、压力、气体流量、粒子数等加以控制。
达到芯片最佳反应条件。
31CHANNEL信道当在MOS晶体管的闸极上加上电压(PMOS为负,NMOS为正),则闸极下的电子或电洞会被其电场所吸引或排斥而使闸极下之区域形成一反转层(InversionLayer),也就是其下之半导体P-type变成N-typeSi,N-type变成P-typeSi,而与源极和汲极,我们旧称此反转层为“信道”。
信道的长度“ChannelLength”对MOS组件的参数有着极重要的影响,故我们对POLYCD的控制需要非常谨慎。
32CHIP,DIE晶粒一片芯片(OR晶圆,即Wafer)上有许多相同的方形小单位,这些小单位及称为晶粒。
同一芯片上每个晶粒都是相同的构造,具有相同的功能,每个晶粒经包装后,可制成一颗颗我们日常生活中常见的IC,故每一芯片所能制造
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