二十四小时计时器南理工EDAquartus应用.docx
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二十四小时计时器南理工EDAquartus应用.docx
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二十四小时计时器南理工EDAquartus应用
实验一二十四小时数字计时器
、实验内容及题目简介
利用QUartUSIl软件设计一个数字钟,并下载到SmartSOPC实验系统中,可以完成
00:
00:
00到23:
59:
59的计时功能,并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
、实验设计要求
(1)设计基本要求
1、能进行正常的时、分、秒计时功能;
2、分别由六个数码管显示时分秒的计时;
KI=I时钟保持不变);
K2=1时钟的分、秒全清零);
K3=1时可以快速校分);
K4=1时可以快速校时);
59,53”时开始报时,在5953”,59
”时报时频率为1KH乙);
3、KI是系统的使能幵矢(K仁0正常工作,
4、K2是系统的清零开矢(K2=0正常工作,
5、K3是系统的校分开矢(K3=0正常工作,
6、K4是系统的校时开矢(K4=0正常工作,
(2)设计提高部分要求
1、使时钟具有整点报时功能(当时钟计到
55”,59f57”时报时频率为512Hz,59,59
2、闹表设定功能;3、自己添加其他功能;
三、方案论证
数字钟整体框图如下图所示
译码显示电fig
脉冲发生电路一^计时电SS—>报时电
本实验的目的是利用QUartUSIl软件设计一个多功能的数字计时器,使该计时器具有计时,显示,清零,较分,校时及整点报时功能。
依据上述数字钟电路结构方框图可知,秒计时器和分计时器均为60进制,小时计时器是24进制计数器。
当秒计时器对IHZ时钟脉冲信号计数到60时,产生一个进位脉冲,使分计时器的数值加1,同样,分计时器计数到60时,使小时计时器的数值加一。
秒计数模块和分计数模块的核心是模60的计数器,时计数模块的核心为模24的计数器,并且采用同步计数的方法,即三个模块的时钟信号均来自同一个频率信号。
当数字钟走时出现误差时,通过校时电路对时,分的时间进行校正,其中校时电路和清零电路只需在原有电路的基础上采用一定的逻辑门电路实现。
为了防止机械开
矢造成的抖动,本次实验我采用D触发器来消抖。
系统复位模块只需要在计时模块的清零输入端输入有效信号,即可完成系统复位
功能。
译码显示模块要采用动态译码显示电路。
用数据选择器在控制信号的作用下,选择输出秒位、分位或时位,上面所说的控制信号是由一个模6计数器产生的信号。
利
用一个译码器进行数码管的位码控制,输入的控制信号同样为模6计数器产生的信号。
为了保证数字钟走时准确,时钟信号源输出的信号频率需经过分频器分频,得到
IHZ和1KHZ时钟信号θIHZ时钟信号用于计时,1KHZ寸钟信号用于动态扫描译码电路。
通过分计时器和秒计时器的引脚在固定时刻采用逻辑门进行逻辑运算后驱动蜂鸣器,可实现整点报时功能,引入不同的频率信号可改变报时声音的频率。
四、各子模块设计原理与实现
4.1.1脉冲发生器模块总体设计
脉冲发生器是数字电子钟的核心部分,它的精度和稳定度直接决定数字电子钟的质量。
本实验中,实验操作板只能提供48MHZ的频率,为保证数字电子钟的正常运行,我们需要多种频率的保障:
电子钟正常运行时IHZ的秒脉冲,动态扫描译码器时1KHZ的扫描脉冲,报时电路中500HZ的低频信号脉冲。
这些脉冲的获得可通过分频电路对48MHZ勺脉冲信号连续分频,选取我们所需要的频率信号输入相矢电路即可。
具体实现方法如以下流程图所示:
4.1.2分频子模块原理图
(1)先设计一个1M分频器,利用此分频器,理论上将得到48HZ的频率信号,同时在10OO分频电路输出端得到48KHZ的频率信号。
该分频器的设计,利用74160计数器,74160是具有清零、置数、计数和禁止计数(保持)4中功能的集成BCD码计数器。
用3个74160级联可以形成一个1000计数器,即实现了IoOO分频,1M分频参照1K分频设计。
封装后
fdiv2
fredivinput48kfre
48fre
inStI
(2)设计第二个分频器,该分频器为一个模24的计数器。
模24计数器由两个74160
实现。
仍然以74160为基础进行设计。
当输入48KHZ和48Hz信号,将得到2KHz和2Hz
的频率信号
inStICOUNTER
波形图如下所示
1
1⅛DWOMMO阳他乂皿PbDD述皿OAf0»OqAJ河弋皿TMgH证略O.QE
J-X
一TnTTLnJTTDTTUTTnTTLnJTTnTTLJTTDTTLrLTTnTTUTTnTTUTITnmJTTnrEnn
fdivl
midjnputmid_OUtPUt
封装后
inst
(3)最后是一个二分频电路的实现,当然该分频器的实现着实简单,通过数字电路
的学习便知只需利用一个T触发器便可组合成一个二分频器。
其波形图如下图所示:
IfttrIe
VtIUeat
0PS
两让14坤阴述卩皿300.卩八WPKδ⅛卩庙述卩皿联.卩皿裱
1»0
Iwofrtinput
λ0
5
UroEreoutput
A0
封装后
fdiv3
twOfreinPUttwOfreOUtPUt
inst3
4.1.3模块整合总体电路
将各分频子模块整合为最后的脉冲发生电路,如图所示:
IWre
OUTPU
SiZ
OUTR
q2
TdiV3
IwOfreinpul
MOfreoUtPUt
¥
■
q2
—M
q4
Qo
π∙3"
twOffelnPUt
tv∕OffeOUtPUt
¢7
—*
圭寸装
fdiv
SySteminPUt
Ikfre
2fre
512fre
Ifre
inst
4.2.1计时电路总体设计
计时电路是本实验基础电路中的矢键电路,也是本实验的核心之所在。
由时计时器、分计时
器、秒计时器构成。
计时电路中的计数器,可以用74160来实现。
分别
设计计时,计分和计秒的电路,计时为0~23,计分及计秒为0〜59o即,采用模24进行计时,采用模60进行计分和计秒,在达到23时59分59秒时时钟自动清零。
4.2.2计时电路各子模块设计
⑴秒计数模块
因为秒位的模数为60,所以使用两片74160来设计模60计数器,采用置数法来使计数器归零。
其电路图如下所示
ground
LDN74160
——dTDN
key_min
∖K)R2
CLK
AND2
keyhr
X
nsl
7
CLK
InSt
仿真波形如下图所示:
MlSA>eSO.1
LLt
CU.
×C4
3
s≠___IInIIII
八SGC_gejuj
•W
insl
SeCShiJ0](NΛJdD4
B
QA
C
QB
D
QC
ENT
QD
ENP
RCO
CLRN
CLK
COUNTER
Ξ>
SeC_ge[ojf-r4Γ
SeCge[ι]・••判
SeCge⑵
SeCge⑶
LDN
LDN
*
grounc
-CLR
CLK
>£
CLR
1
INPUl
VCC
IEN
INPUrI
VCC
keVmin
INPUT
1fVeC
IkeVhr
INPUT
q
0
∖∕ΓC
LOS.Oi:
1(17.pi
H9J7x
113
74160
nNNTNPLRNT-ABj^DEEedH□H
SeO
K
QAQBQCQD
CLK
COUNTER
SeC_shi[0]
SeCshi[l]SeC
Shi⑵、sec_shH3卜∙K
I21J1X
123.79X
IlirlIrWWllmirllrrdrllTlITllmIlmIrHlrTIlrHlrdmlrr⅞lr⅝l∙ITi
[4]
j;I
X[LJ 刃厂— 1I X13]tR]X[5].f ⑵分计数模块 分计数模块的设计与秒计数模块的设计思路一致, 只是在决定回零的与非门输入 端数目比秒计数模块的多一个,将其设置为ET端。 现将其电路图放置如下: GND LDN ground CLK X minβshi[2]Xmin'hi[Q]X-厂mi匸ge[O]× X NAND5 INl IN2 IN3OUT IN4 IN5 inst1 74160 B QA C QB D QC ENT QD ENP RCO CLRN CLK CrLDN A COUNTER ΓCLR- IVINPUI IλVLL EN INrUI I2VuC INPUT VUU W ⑶时计数模块 时计数模块为一个模24的计数器, LDN NoT mco I inirθ LDN 74160 g? SUnd min^ge[O] minge[1]min_ge⑵乂 min_ge[3]K CLR CLK X ntm DFE QAQBgCDQD min_shi[O] minshi[1] min_shi[2] min_Shi⑶ S X -X -K 匚NIQ CLRN CLK inst2COUNTER IoUTPUT[ yminβge[3..0] PUTPUTΓ PJUIHUI[ 〉mco 与设计分计数模块的考虑一样, 其与非门的输 ET1和 入端并不是只有3个输入端,还需外加两个输入端,这两个输入端分别为 ET2, 它们接收来自秒计数模块和分计数模块的进位信号。 CP CLKSeCge[30] CLRsec_shi[3..O] ENs∞ -TWkey_min ■・∙ keyhr ♦- key_minkeyhr H mιao s-9(3..o] m_g[3..oj LS[3..0) h_q θP-dr 0R2 i∏st4 仿真波形如下图所示: LrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLRrLrLrLrLrLrLrLrLrLrLrLrLrLrLTLnrLrLrLrLnrLrLrLr Clrl±37i±JU B 4.3报时电路 数字钟59分53秒、59分55秒、59分57秒的报时鸣叫频率是500Hz,⅛59分59秒的报 时鸣叫频率是1KHZ 要使蜂鸣器在59,53π、59,55π、59'57”时发出低声(频率约为500HZ);在59'59”时发出高 声(频率约为1KHZ)。 蜂鸣器的一端接地,另一端的输入满足: H=5953,f359,55πfs59,57πfs59,59π 二59,51υ(2υfs4πfs6πfs8πfq)=59,51υ2πfs4πfs8,f4o 因此将分十位的Q和Q端、分个位Q和Q端接到四输入端与门(“与门1”,秒十位的Q和 Q端、秒个位的Q接到另一个四输入端与门(“与门2',2秒、4秒和8秒分别对应秒个位的Q、 Q和Q其中fs为500Hz的频率信号,f4为1KHZ的频率信号。 整点报时模块的电路图如下所示: m_s[2]寓ms[U] mg[3]讥mg[0]M—— AND2 © inst2 buzzerK Ikfre vs∑g[3] X =O inst5 512fre——INPUl 7~p Ikfre i INPUT 1—— Sg[3..0] I・・ /VCC 烛] — VCCT (、IbUZZer 5s[0] m引21 i1INPUl 1AVCC mSrOl INPUI 1VCC m_g[3] INPUT m_g[O] I -INPUT 1・・ 一A∖∕nr* 1 封装后如下图所示: beep 512frebuzzer Ikfre is_g[3・・O] s_s[2] s_s[O]m_s[2] ―fcms[O] 4.4译码显示电路译码显示电路总体设计 DIG O 8421 SL SH ML MH HL HH DIGI DIG2 DIG3 DIG4 DIG5 74138用来选择 其中DlGODlG5为LED的位码,a—g为LED的段码。 译码器 哪一位LED显示,而24选四MUX用来决定所选LED上显示的内容。 4.4.1各子功能的实现 (1)设计四个74151八选一数据选择器联合构成了一个32选4数据选择器,目的是能够轮流选 择输出计时器的秒分时以及秒表信号共六位数据。 如下图 圭寸装后: mux 匚p[2..0] y[3..0] — s,g[3..0] — s_s[3..O] — m_g[3..O] — m_s[3..O] — h-g[3..0] — h_s[3..O] inStIO 仿真波形如下图所示 封装后: mod6 CPq[2..0] ιnst5 (3)设计7447是将选择输出的4位BCD码转化成对应的数据以便可以由单晶体显示器显示输出;74138是一个译码器,用来控制选择哪一个显示器显示。 y[0] y⑴ y[2]yO] 4.4.2模块整合总体电路 本模块原理为: 将1KHZ勺频率进行摸8后所得输出信号快速扫描选择LED显示的位码,同时通过所得的三位信号的8种组合选择秒表个位,秒表十位,秒各位,秒十位,分个位,分十位以及时个位,时十位输出。 使其在所选定的LED上显示出来。 由于1KHZ勺扫描频率很快,以及人眼的迟滞效应,LED显示基本看不到闪烁。 将各子模块拼接,同时在显示电路中加入报时电路排列,如下图所示: inst2 其仿真波形如下图所示 I刃 2 5" T聊m 氯呼Hl 9.Bift VO cp] tri 11—1 1 11—11— 1—1r 1i1i ♦ ZfrtinPUt Clr 1^5 3 1"-Tl fr1 r«nXLKII rΓkri.t LI9^19、、.I S叱 1T 1 ^24 kiyjiLii 封装后如下图所示: 在电子钟计时不准确的时候,需要对其进行校正。 在实际应用系统中,校分电路是必不可少的 部分。 为达到这一目的,需有一定的校分校时信号,通过开矢电路的控制,系统在正常计时信号和校分信号之间进行选择,从而达到校分或正常计时的效果。 校时电路原理与校分电路大致相同,故对校分电路做简要介绍。 分计数器的计数脉冲有两个不同的来源: 一个是秒的进位信号,还有一个是快速校分信号(可以是IHZ或2Hz脉冲),根据校分开矢的不同状态决定送入分计数器的脉冲来源,以完成正常工作或快速校分功能。 这两个来源将满足 “或”的矢系,所以可通过一个或门来选通这两个信号。 另再设计一个消颤电路以消除开矢机械拨动带来的影响。 校分、校时电路如下图所示: OR2x>inst3 消颤电路如下图所示: 将校分校时电路与计时电路相连,如下图所示: 4.6系统清零和保持功能 清零电路的目的是在任一时刻,能够随意的对时钟显示电路进行清零控制。 所谓保持电路,就 是在开矢作用时,计数器计数保持;开矢不作用时,计数继续进行。 在计时模块的设计中,已经将使 能端与清零端的接口封装在了整个模块中了,作为整个的计时模块的使能与清零来使用。 如下图所 至此,数字钟的所有模块均已设计完毕,将其一一整合,得下图整体电路: 五、附加功能的实现与设想 由于本人能力有限,在一周的时间里只完成了一些较为基本的内容,对于一些提 高部分,虽有在实验期间有所尝试,只实现了秒表和星期 (_)秒表: 秒表是针对实验板所做的一个附加功能。 本实验中,时分秒三个计时器共使用了六个LED其余的两个可用作秒表计时。 秒表计时单元采用10OHZ作为时钟输入, 采用两个74160级联进行模100计数即可实现。 当秒表单元达到99时,向秒计时器使能端提供一输入信号,使此使能端有效,在下一脉冲到来时,秒表单元清零同时向分计时器进位。 这一单元的实现主要难点在于如何将秒表计时与正常的时钟计时统一起来,在不需要秒表时正常计时,而需要时,则进行秒表功能。 为不影响系统已有功能的前提下,加入了一个秒表开矢K5,当时钟电路清零时,将秒表开矢拨至0端,正常计时,一旦将秒表开矢K5拨至1,则系统进入秒表计时阶段。 这一附加功能可以通过一个选择器以及若干逻辑门电路实现。 秒表原理图如下图所示: k5iINPUT iVCC- ClkIOOINp‰ OUTPUTraw ssl[O] %z MAMD4 λSSI⑶ z> λssh[O] ssh[3] KI ins" (三)闹钟 闹钟功能由于能力和时间限制我没有完成,但是也有相矢的一些设想,现罗列如下: 闹钟模块的设计主要需要解决三个问题,分别是闹钟校分校时的控制,显示模块的复用和闹铃在规定的时间响起。 a)闹钟校分校时的控制以2HZ频率来校分和校时‘原理图如下: 74160 Idn -J LDN A i: inst QA QB QC QD RCO ————-————X■--■L.lg[3∣... X Θ 74160 LDN A ..fs[D]. COUNTER B QA C QB D QC ENT QD ENP ROC CLRN CLK COUNTER ■C ■.fs{2] 「•审 •一∙V«"Vs∙Q∙∙∙~∙∙4∙•♦・ >W-0] aβ∣∙ι∙i1I-em∙slV: aB∙ 迎IJTPlJtI>fe13.0] fg[3],× fsfθ] —)—网卯: ■ lħb∙I•••11IhUaaa■IIl■■ fiP⅝JT: T•・・• instl 用开尖K7控制界面,K3和K4控制校分和校时,原理图如下: .∙∣i•••■r■∏i∙! ∙∙∙∙ΓBar∙∙∙b •∖Cfenjishi .∖inst3 IIIB∙q∙∙.∙q.∣I∙4.S ∙∙N・rla∙e∙∙∙∙In>nni ∖CShijiShi iAND2to EinSti k7 .rrraM q[7]$$[3”0] Inet? I£Q[3£ iS5[3..cγλ: k3 g[3..oj aut∙∣ EKiG-eM MRi*VrZ∙rwv>∙b 4购就亍“ b)显示模块复用 用K7控制选择器的输出,当K7=0时,输出的是计时器的值,K7=0时切换 至闹钟校分校时界面,原理图如下: i32XUanl6 k7 kalmk7 nfg[3..O]nfs[3.,0]afe[3.0]afs[3.0]nsg[3r.O]ns$[3.,0]asg[3..O]ass[3..O] jinst 32选16内部电路: ■■nfs[: SEL UA *7rfsp~ Al Bl A2 74157 Yl L 垃Y4 X 1021 亦[3 B2 A3 Y2 Y3 xfs(d] 症⑴ xfs[2] xfs[3] Anf筑! 〜: X自fsj〜: *o-H B3 M Y4 B4 GN x^⅛taMULTlPLEXER HO VrwMirMhKMI-IIiliUIIU∙ ■HnSgT SEL ——-—--—5■— Al •∙∙Yasg∣ Bl fns"、 Bn■X A2 Yl ■・・・・asg B2 Y2 ∙∙∙nsi X—— A3 ¥3 ? ass B3 ¥4 nsg∣ A4 : : : 上」 _He B4 GN : 荷mk「74157 .十SEL instiMULTIPLEXER ••九■・∙11*jrEI*41■■∙πτ∙l•・•・V X30I11* XSgPjM \/ 1 xag[3J八 X xag[O) kalmk? ・∩ss∣ 「X启誘I— 〔nssj W— ..ass XT.l,nss{,AassI: mssj~ X— : W- X一 74157 SEL Al Bl '2 A3 *_B3 M HO B4 GN ι∣,nst4MULTIPLEXER -•・V∙0命•・・IiWFF-■∙∙∙β∙∙∙≡f•• 显示模块的复用是通过设计一个32选16的选择器实现的。 由于K7是闹钟模式控制开矢, 当K7为0时选择正常计数输出给显示模块,当K7为1时,选择闹钟校时的输出给显示模块显 示。 这样做的好处是不需要新增显示模块,节约工作量。 C)闹钟定时响起 计时输出与闹钟校分校时结果比较: IirIHlMrIHtWHrHi : naobiao ICOmP k7 IkhZ 9陰期 fs[3..0] sgρ.o] 邮•期 k3 k4 QPl Ssip..O] d2[3efl] K CSSfl.0] InSt fgip.O] CfS・.0] f$l[3..O] Cfe[3..0] sgip.O] CgO] aip.,O]COmP琲• XlId熾bl[3.0] f3
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