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DDS数字合成器
基于FPGA的DDS设计
摘要:
直接数字频率合成(DDS)技术采用全数字的合成方法,所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续,输出相位噪声低和可以产生任意波形等诸多优点。
本文在对现有DDS技术的大量文献调研的基础上,提出了符合FPGA结构的DDS设计方案并利用MAXPLUSⅡ软件在ACEX1K系列器件上进行了实现,详细的介绍了本次设计的具体实现过程和方法,将现场可编程逻辑器件FPGA和DDS技术相结合,具体的体现了基于VHDL语言的灵活设计和修改方式是对传统频率合成实现方法的一次重要改进。
FPGA器件作为系统控制的核心,其灵活的现场可更改性,可再配置能力,对系统的各种改进非常方便,在不更改硬件电路的基础上还可以进一步提高系统的性能。
文章给出仿真结果,经过验证本设计能够达到其预期性能指标。
关键词:
直接数字频率合成器;硬件描述语言;现场可编程门阵列
1、引言
直接数字频率合成技术(DirectDigitalFrequencySynthesis,即DDFS,一般简称DDS)是从相位直接合成所需波形的一种新的频率合成技术。
近年来,直接数字频率合成器(DDS)由于其具有频率分辨率高、频率变换速度快、相位可连续变化等特点,在数字通信系统中已被广泛采用。
随着微电子技术的发展,现场可编程门阵列(FPGA)器件得到了飞速发展。
由于该器件具有速度快、集成度高和现场可编程的优点,因而在数字处理中得到广泛应用,越来越得到硬件电路设计工程师的青睐。
近几年超高速数字电路的发展以及对DDS的深入研究,DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。
随着这种频率合成技术的发展,现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。
直接数字频率合成器的基本优点是在微处理器的控制下。
能够准确而快捷地调节输出信号的频率、相位和幅度。
此外,DDS具有频率和相位分辨率高、频率切换速度快、易于智能控制等突出特点。
随着集成电路工艺的不断改善,这些产品的功能也愈来愈强大。
现在不仅在一个芯片上能够集成DDS所需要的全部功能,而且也具备了一些有用的调制能力。
除了在仪器中的应用外,DDS在通信系统和雷达系统中也有很重要的用途。
通过DDS可以比较容易的产生一些通信中常用的调制信号如:
频移键控(FSK)、二进制相移键控(BPSK)和正交相移键控(QPSK)。
DDS可以产生两路相位严格正交的信号在正交调制和解调中的到广泛应用,是一中很好的本振源。
在雷达中通过DDS和PLL相结合可以产生毫米波线性调频信号,DDS移相精度高、频率捷变快和发射波形可捷变等优点在雷达系统中也可以得到很好的发挥。
2、DDS的优点与缺点
直接数字频率合成是一种比较新颖的频率合成方法。
DDS是一种全数字化的频率合成方法。
DDS频率合成器主要由频率寄存器、相位累加器、波形ROM,D/A转换器和低通滤波器组成。
在系统时钟一定的情况下,输出频率决定于频率寄存器的中的频率字。
而相位累加器的字长决定了分辨率。
基于这样的结构DDS频率合成器具有以下优点:
(1)频率分辨率高,输出频点多,可达个频点
〔假设DDS相位累加器的字长是N);
(2)频率切换速度快,可达us量级;(3)频率切换时相位连续;(4)可以输出宽带正交信号;(5)输出相位噪声低,对参考频率源的相位噪声有改善作用;(6)可以产生任意波形;(7)全数字化实现,便于集成,体积小,重量轻。
虽然DDS有很多优点但也有其固有的缺点。
(1)杂散抑制差这是DDS的一个主要的缺点。
由于DDS一般采用了相位截断技术,它的直接后果是给DDS的输出信号引入了杂散。
(2)工作频带受限。
根据DDS的结构和工作原理DDS的工作频率要受到器件速度的限制和基准频率有直接的关系,但随着目前微电子水平的不断提高DDS工作频率也有很大的提高。
(3)相位噪声性能与其它频率合成器相比,DDS的全数字结构使得相位噪声不能获得很高的指标,DDS的相位噪声主要由参考时钟信号的性质参考时钟的频率与输出频率之间的关系,以及器件本身的噪声基底决定。
3、电子设计自动化(EDA)
20世纪90年代,国际上电子和计算机技术较先进的国家,一直在积极探索新的电子电路设计方法,并在设计方法、工具等方面进行了彻底的变革,取得了巨大成功。
在电子技术设计领域,可编程逻辑器件(如CPLD、FPGA)的应用,已得到广泛的普及,这些器件为数字系统的设计带来了极大的灵活性。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构,从而使得硬件的设计可以如同软件设计那样方便快捷。
这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念,促进了EDA技术的迅速发展。
EDA是电子设计自动化(ElectronicDesignAutomation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。
EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言HDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现,极大地提高了电路设计的效率和可靠性,减轻了设计者的劳动强度。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构,从而使得硬件的设计可以如同软件设计那样方便快捷。
这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念,促进了EDA技术的迅速发展。
4、FPGA简介
FPGA是英文Field Programmable Gate Array的缩写,即现场可编程门阵列,它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
用户现场可编程门阵列FPGA是一种高密度的可编程逻辑器件。
由于FPGA器件集成度高,方便易用,开发和上市周期短,在数字设计和电子生产中得到迅速普及和应用,并一度在高密度的可编程逻辑器件领域中独占鳌头。
5、FPGA的结构
FPGA和CPLD都是高密度现场可编程逻辑芯片,都能够将大量的逻辑功能集成于一个单片集成电路中,其集成度已发展到现在的几百万门。
现场可编程门阵列FPGA是由掩膜可编程门阵列(MPGA)和可编程逻辑器件二者演变而未的,并将它们的特性结合在一起,因此FPGA既有门阵列的高逻辑密度和通用性,又有可编程逻辑器件的用户可编程特性。
FPGA通常由接线资源分隔的可编程逻辑单元(或宏单元)构成阵列,又由可编程I/O单元围绕阵列构成整个芯片,其内部资源是分段互联的,因而延时不可预测,只有编程完毕后才能实际测量。
6、DDS的基本原理
直接数字频率合成技术(DirectDigitalFrequencySynthesis,即DDFS,一般简称DDS)是从相位概念出发直接合成所需波形的一种新的频率合成技术。
近年来,技术和器件水平不断发展,这使DDS合成技术也得到了飞速的发展,它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面已远远超过了传统的频率合成技术所能达到的水平,完成了频率合成技术的又一次飞跃,是目前运用最广泛的频率合成技术。
7、DDS的基本原理
DDS的主要思想是从相位的概念出发合成所需的波形,其结构由相位累加器,正弦ROM查找表,D/A转换器和低通滤波器组成。
它的基本原理框图如图2.1所示。
图2.1DDS原理图
图2.1中,fc为时钟频率,K为频率控制字,N为相位累加器的字长,m为ROM地址线位数,n为ROM的数据线宽度(一般也为D/A转换器的位数),fo为输出频率,输出频率fo由fC和K共同决定:
fo=fC×K/2N。
又因为DDS遵循奈奎斯特(Nyquist)取样定律:
即最高的输出频率是时钟频率的一半,即fo=fC/2。
实际中DDS的最高输出频率由允许输出的杂散水平决定,一般取值为fo≤40%fC。
对DDS进行优化设计,目的是在保持DDS原有优点的基础上,尽量减少硬件复杂性,降低芯片面积和功耗,提高芯片速度等。
为了减小DDS的设计成本,对其结构进行优化,优化后DDS的核心结构框图如下所示。
图2.2 优化后的DDS核心框图
其中的地址转换器是根据adri[14]的数值判断数值是增长(0~π/2)或减少(π/2~π),数据转换器是根据adri[15]的数值判断生成波形的前半个周期(0~π)或者后半个周期(π~2π)。
2.1.2DDS的工作原理
图2.3所示是一个基本的DDS电路工作原理框图。
图2.3DDS输出原理框图
电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)。
每来一个时钟脉冲
,N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加,把相加后的结果Y送至累加寄存器的输入端。
累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端,以使加法器在下一时钟的作用下继续与频率控制数据X相加;另一方面,将这个值作为取样地址值送入幅度/相位转换电路,幅度/相位转换电路根据这个地址值输出相应的波形数据。
最后,经数/模转换(D/AConverter)和低通滤波器(LowPassFilter)将波形数据转换成所需要的模拟波形。
相位累加器在基准时钟的作用下,进行线性相位累加,当相位累加器累加满量时就会产生一次溢出,这样就完成了一个周期,这个周期也就是DDS合成信号的一个频率周期。
其中,输出频率的变化是通过改变累加器中的PIR(相位递增寄存器)中的常数X,便改变了每个周期中的点数,而这些点数正是用来改变整个波形的频率。
当一个新的PIR常数被存进寄存器,波形的输出频率便随着下一个时钟周期连续地改变改变相位。
相位累加器将依据PIR中存储的常数来改变RAM中的地址,若PIR数值很小(即频率较低),累加器便一步一步地经过每一个RAM地址。
当PIR的值较大时,相位累加器将跳跃某些RAM地址。
因此,随着频率的增加,每个波形周期中的输出采样点数将减小。
实际上,在不同频率的波形中,每个周期给出的点数是不同的。
2.1.3DDS的输出频率及分辨率
DDS输出信号的频率由式(2.1)给定:
(2.1)
式中,
为输出频率,
为系统同步的时钟频率,N为累加器位数,M为输入频率的数值。
可见,理论上通过设定DDS相位累加器位数频率控制字N和基准时钟
的值,就可以产生任一频率的输出。
而DDS的频率分辨率定义:
(2.2)
也即输出频率的步进制。
由于基准时钟一般固定,因此相位累加器的位数就决定了频率分辨率。
事实上D/A转换器的输出波形,相当于是一个连续平滑波形的采样,这样根据奈奎斯特采样定律,采样率必需要大于信号频率的两倍。
也就是说D/A转化器的输出如果要完全恢复的话,输出波形的频率必须小于
/2。
一般来说,位数越多,分辨率越高。
那么M的最大取有一定的过渡带的,所以输出频率还要有一定的余量,一般来说在实际应用当中DDS的输出频率不能超过0.4
。
本设计采用N=32,
=43MHZ,设计的分辨率约为0.01HZ。
第3章VHDL实现直接数字频率合成
通过对DDS基本原理的分析,DDS的基本原理是以数控振荡器的方式,产生频率、相位可控制的正弦波。
电路一般由相位累加器、ROM波形存储器(正弦,方波查找表)、数模转换器(DAC)、低通平滑滤波器(LPF)构成。
本设计采用N=32,
=43MHZ,设计的相位累加器相位分辨率约为8.382X10-8度。
3.1相位累加器的设计
相位累加器是整个DDS的核心。
它的输入是相位增量B△θ,又由于B△θ,与输出频率FOUT是简单的线形关系:
.(3.1)
信号发生器的输出可以描述为:
.(3.2)
其中
是指前一个周期的相位值,同样得到:
(3.3)
由上面的推导,可以看出,只要对相位的量化值进行简单的累加运算,就可以得到正弦信号的当前的相位值,而用累加的相位增量量化值
决定了信号的输出频率
,并呈简单的线形关系。
相位累加器的输入又称为频率字输入,事实上当系统基准时钟
是2N时,
就等于
。
相位累加器由N位加法器与N位相位寄存器级联成。
此环节是典型的反馈电路:
每来一个时钟脉冲,累加器将频率控制字M与相位寄存器输出的累加相位数据相加,把相加后的结果送至相位寄存器的数据输入端;相位寄存器将累加器上一个时钟作用后所产生的新相位数据反馈到累加器的输入端,以使累加器在下一个时钟的作用下继续与频率控制数据相加。
这样,相位累加器在参考时钟的作用下,进行线性相位累加,当累加器累加满量时就会产生一次溢出,完成一个周期性的动作,这个周期就是DDS合成信号的一个频率周期,累加器的溢出频率就是DDS输出的信号频率。
本设计采用32位的累加器,43M的晶振其频率分辨率可以达到0.01HZ,累加采用原理输入法。
相位累加器实质就是由加法器和寄存器构成.
3.1.132位加法器的设计
本设计需要32位的加法器,设计采用串性与并行结合,先构成一个8位加法器,然后用4个八位的加法器构成累加器,其32位的加法器如图3.1所示
图3.132位加法器模块图
仿真与分析:
仿真波形如图3.2所示
图3.232位全加器仿真波形
ADDER32000能完成32位加法,进位输出正常,达到设计目标。
其ADDER32000底层原理图如图3.3所示
图3.332位加法器底层图
3.1.2寄存器的设计
本设计多次用到寄存器,D32、D32CO、它们大概原理相同,但有些细小的差别。
本质都是一个32位的D触发器,在一个上升沿到来时开始存储。
用VHDL设计32位的触发器,其模块如图3.4所示
图3.4D32系列触发器
仿真与分析:
D32系列触发器仿真波形如图3.5、3.6所示
图3.5D32仿真波形
图3.6D322CO仿真波形
该模块比较简单,它只包括一个进程。
CLK是该进程的敏感信号,当CLK的上升沿到来时启动该进程,寄存器就开始寄存数据,防止了敏感信号丢失,其仿真结果可以看到,当上升沿到来时,寄存输入的数据,实现了数据的缓存。
3.2正弦波ROM
直接数字频率合成器选用基于查询表LUT的方法这类方法,在ROM中存储完整的或部分的正弦信号,相位累加器的输出作为读取ROM的地址信号,此时,相位累加器的位数N决定了输出信号的频率分辨精度,ROM地址位数L决定了相位分辨精度。
DDS查询表ROM所存储的数据是每一个相位所对应的二进制数字正弦幅值,在每一个时钟周期内相位累加器输出序列的高N位对其进行寻址,最后输出为该相位对应的二进制正弦幅值序列可以看出ROM的存储量为
*D其中N为相位累加器的输出位数,D为ROM的输出位数,为了取的高的分辨率L通常取的很大,如24、32或48这么高的位数如若L=N则ROM必然要求很高的容量,在一块儿芯片上集成这么大的ROM会使成本提高,功耗增大,且可靠性下降,输出精度受D/A位数的限制,未有很大改善,所以一般L=N,而且提出了很多压缩ROM容量的方法,由于正弦函数具有对称性,所以可以用0—2内的不同的对称性来实现压缩算法,从而提高系统性能。
本设计采用L=32,N=8。
正弦ROM查找表完成
的查表转换,也可以理解成相位到幅度的转换,它的输入是相位累加器的输出,事实上就是ROM的地址值;输出送往D/A,转化成模拟信号。
用VHDL设计8位ROM,其模块如图3.7所示
图3.7波形存储器
正弦波ROM仿真如图3.8所示
图3.8正弦波仿真波形
由图3.8可知,ADDER为所对应的相位,输出的幅值为所设计,正弦波选点正常,256点与相位能相互对应。
3.3DDS控制电路的设计
这个部分主要是要解决DDS模块与键盘的接口问题。
相当DDS集成芯片中的控制寄存器和命令寄存器的作用。
在FPGA的实现中,主要设计了两个模块,一个是输入寄存器模块,用于接收键盘写入的各个控制字,另外一个是地址分配模块,这样就可以通过不同的地址来选通FPGA各个模块工作。
输入寄存器模块主要是为了接收写入的频率控制字。
在设计中DDS的采用了32位的相位累加器。
这样对于一个频率控制字,键盘要分次分别写入4个字节;地位向高位移位。
基于这样的要求,我们设计了输入寄存器模块。
输入寄存器模块图如图3.9所示:
图3.9输入控制模块图
CLR是低电平异步清零,EN是高电平使能,CLK是写入时钟,ROUT[31..0]是寄存器输出的32位频率控制字。
该模块的Z作过程是这样的,当使能为高,异步清零也为高的时候,KEY_VALID的上升沿时,及按键按下时将数据线上的4bit数据锁存进该模块中,当锁存完4个字节的数据后,自动将这四个字节按照先写入的在高位的顺序合成。
仿真与分析
图3.10输入控制模块图
图3.11输入控制模块图
图3.10仿真,频率控制字移位寄存;图3.11清零键按下时,输出为零;确认按下时INPUT1传输频率控制字。
从仿真可知,该模块能达到设计要求。
3.4DDS的总体
其低层原理图见附录,下面介绍DDS的总体。
(1)模块图
图3.12DDS模块图
仿真与分析:
1200KHZ正弦波仿真波形如图3.13所示;
10KHZ正弦波仿真波形如图3.14所示;
图3.131200KHZ正弦波仿真波形
图3.1410KHZ正弦波仿真波形
图3.13、图3.14是两组正弦波的输出信号。
其输出频率与频率控制字送来数据对应起来,仿真波形正常。
从上述两组波形可以看出,对应的频率控制字输出对应的频率,其幅值与来自频率控制控制的相位相对应。
输出的幅值与ROM中的数字相对应,其DDS的主体已基本达到设计要求。
结束语
近几年超高速数字电路的发展以及对DDS的深入研究,DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。
随着这种频率合成技术的发展,现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。
直接数字频率合成器的基本优点是在微处理器的控制下。
能够准确而快捷地调节输出信号的频率、相位和幅度。
此外,DDS具有频率和相位分辨率高、频率切换速度快、易于智能控制等突出特点。
近10多年来AD和Qualcomm等几家公司根据这些改进技术推出了一系列性能优良的DDS专用集成电路.其工作频率可达IGHZI频率分辨率可到MHz,排除DAC的限制,杂散指标已可达一70dbc以下。
其应用领域也不再限于频率合成,己有专门用于产生LFM信号的。
本设计从可编程逻辑器件(FPGA)着手,用VHDL语言,结合ispPAC,DAC0832等芯片实现了数字直接频率合成技术(DDS)。
首先通过对DDS输出信号理论分析,总体上提出实现DDS方案。
然后通过相位累加器,ROM的设计,用FPGA实现了正弦波,方波发生器,完成了波形发生器的软件设计和调试,设计键盘,显示电路,最终实现了分辨率为0.01HZ的正弦波。
其滤波电路用的是模拟可编程芯片ISPPAC10,其低通滤波性能较好,输出波形平滑。
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附录ADDS顶层模块图
附录B系统总电路图
附录CVHDL程序清单
--DDS顶层设计:
LIBRARYIEEE;
USEIEEE.STD-LOGIC-1164.ALL;
USEIEEE.STD-LOGIC-UNSIGNED.ALL;
ENTITYDDS-VHDLIS
PORT(CLK:
INSTD-LOGIC;
FWORD:
INSTD-LOGIC-VECTOR(7DOWNTO0);
PWORD:
INSTD-LOGIC-VECTOR(7DOWNTO0);
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OUTSTD-LOGIC-VECTOR(9DOWNTO0));
END;
ARCHITECTUREoneOFDDS-VHDLIS
COMPONENTREG32B
PORT(LOAD:
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INSTD-LOGIC-VECTOR(31DOWNTO0);
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OUTSTD-LOGIC-VECTOR(31DOWNTO0));
ENDCOMPONENT;
COMPONENTREG10B
PORT(LOAD:
INSTD-LOGIC;
DIN:
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DOUT:
OUTSTD-LOGIC-VECTOR(9DOWNTO0));
ENDCOMPONENT;
COMPONENTADDER32B
PORT(A:
INSTD-LOGIC-VECTOR(31DOWNTO0);
B:
INSTD-LOGIC-VECTOR(31DOWNTO0);
S:
OUTSTD-LOGIC-VECTOR(31DOWNTO0));
ENDCOMPONENT;
COMPONENTADDER10B
PORT(A:
INSTD-LOGIC-VECTOR(9DOWN
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