《EDA技术与VHDL基础》课后习题答案Word格式.docx
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2、跳出本次循环
3、等待、信号发生变化时
4、函数、过程
5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性
6、程序调试、时序仿真
7、子程序、子程序
二、选择题
1、B
2、A
3、A
4、C
5、B
6、C
7、D
三、判断题
1、√
2、√
3、√
4、√
5、×
6、×
四、简答题
9、修改正确如下所示:
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYcountIS
PORT(clk:
INBIT;
q:
OUTBIT_VECTOR(7DOWNTO0));
ENDcount;
ARCHITECTUREaOFcountIS
PROCESS(clk)
IFclk'
EVENTANDclk='
1'
THEN
q<
=q+1;
ENDPROCESS;
ENDa;
10、修改正确如下所示:
…
SIGNALinvalue:
ININTEGERRANGE0TO15;
SIGNALoutvalue:
OUTSTD_LOGIC;
CASEinvalueIS
WHEN0=>
outvalue<
='
;
WHEN1=>
0'
WHENOTHERS=>
NULL;
ENDCASE;
11、修改正确如下所示:
ARCHITECTUREbhvOFcom1IS
SIGNALa,b,c:
STD_LOGIC;
pro1:
IFNOT(clk'
)THEN
x<
=aXORbORc;
ENDIF;
12、
(1)PROCESS(…)--本题中两条IF语句均为信号c进行可能赋值,VHDL语言不允许
IFa=bTHEN
c<
=d;
ENDIF;
IFa=4THEN
=d+1;
(2)ARCHITECTUREbehaveOFmuxIS--同时为q进行多次可能赋值,VHDL语言不允许
BEGIN
=i0WHENa='
ANDb='
ELSE'
--WHENELSE语句语法错误
=i1WHENa='
=i2WHENa='
=i3WHENa='
ENDbehave;
13、
next1<
=1101WHEN(a='
)ELSE
dWHENa='
ELSE
cWHENb='
1011;
15、
(1)、STD_LOGIC_UNSIGNED
(2)、GENERIC
(3)、IN
(4)、width-1(7)
(5)、counter_n
(6)、“00000000”
(7)、clk’EVENTANDclk=’1’
(8)、ELSIF
(9)、ENDIF
(10)、q<
=count
16、修改正确如下所示:
ENTITYCNT10IS
PORT(clk:
INSTD_LOGIC;
q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOFCNT10IS
SIGNALq1:
STD_LOGIC_VECTOR(3DOWNTO0);
PROCESS(clk)
IFRISING_EDGE(clk)begin–begin修改为THEN
IFq1<
9THEN--q1为STD_LOGIC数据类型,而9为整型不可直接比较
q1<
=q1+1;
--q1为STD_LOGIC数据类型,而1为整型不可直接相加
ELSE
=(OTHERS=>
'
);
q<
=q1;
17、使用IF语句实现
ENTITYmux21IS
PORT(ain,bin,sel:
INSTD_LOGIC_VECTOR(1DOWNTO0);
cout:
OUTSTD_LOGIC_VECTOR(1DOWNTO0));
ARCHITECTUREbhvOFmux21IS
SIGNALcout_tmp:
STD_LOGIC_VECTOR(1DOWNTO0);
PROCESS(ain,bin,sel)
IF(sel="
00"
)THENcout_tmp<
=ainORbin;
ELSIF(sel="
01"
=ainXORbin;
ELSIF(sel="
10"
=ainANDbin;
ELSEcout_tmp<
=ainNORbin;
cout<
=cout_tmp;
第五章QuartusⅡ集成开发软件初步
1、实体名
2、FPGA、CPLD
3、.vhd
4、输入、综合、适配、仿真、下载
5、RTLViewer、TechnologyMapViewer
6、功能、参数含义、使用方法、硬件描述语言、模块参数设置
7、mif、hex
8、根目录
1、C
2、D
第七章有限状态机设计
一、设计题
1、
ENTITYztjIS
PORT(clk,reset:
in_a:
out_a:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ARCHITECTUREbhvOFztjIS
TYPEstateIS(s0,s1,s2,s3);
--用枚举类型定义状态,简单直观
SIGNALcurrent_state,next_state:
state;
--定义存储现态和次态的信号
p1:
PROCESS(clk)--状态更新进程
IFreset='
THENcurrent_state<
=s0;
ELSEcurrent_state<
=next_state;
p2:
PROCESS(current_state,in_a)--次态产生进程
CASEcurrent_stateIS
WHENs0=>
IFin_a/=”00”THENnext_state<
=s1;
ELSEnext_state<
WHENs1=>
IFin_a=/'
”01”THENnext_state<
=s2;
WHENs2=>
IFin_a=”11”THENnext_state<
=s0
=s3;
WHENs3=>
IFin_a/='
11'
THENnext_state<
p3:
PROCESS(current_state)
out_a<
”0101”;
=”1000”;
=”1100”;
=”1101”;
ina:
INSTD_LOGIC_VECTOR(2DOWNTO0);
outa:
PROCESS(current_state,ina)
IFina=”101”THENouta<
=”0010”;
ELSIFina=”111”THENouta<
IFina=”000”THENnext_state<
outa<
=”1001”;
IFina=”110”THENnext_state<
=”1111”;
IFina=”011”THENnext_state<
ELSIFina=”100”THENnext_state<
ELSEnext_state<
ELSIFina=”011”THENouta<
IFina=”010”THENnext_state<
3、
SIGNALstate:
istate;
THENstate<
result<
ELSE
CASEstateIS
WHENs0=>
outa<
=”0000”;
IFina=”00”THENstate<
ELSEstate<
ENDIF;
WHENs1=>
outa<
=”0001”;
IFina=”01”THENstate<
WHENs2=>
IFina=”11”THENstate<
WHENs3=>
WHENOTHERS=>
ENDCASE;
第九章VHDL基本逻辑电路设计
1、输入信号、所处状态
2、组合逻辑、时序逻辑
3、触发器、1
4、D触发器、RS触发器、JK触发器、T触发器
1、A
2、C
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
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