vivado mig IP配置研究文档格式.docx
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图1查找migIP
图2
通过图2页面可查看自己的芯片型号,封装类型,速度等级
图3
在”migoutputoptions”页面当初次创建工程需选择“”
creatdesign:
创建空白工程
verifypinchanesandupdatadesign:
导入已经完成的XDC
numberofcontrollers:
DDR的控制数量
AXI4interface:
使能AXI4接口,当使用verilog对DDR进行控制的时候可以使用
图4
PincompatiableFPGAs:
列表中的选项与所选的芯片型号兼容(一般用不到)。
图5
MIGIP能控制DDR3与DDR2芯片
图6
Clockperiod
该选项的值决定输入DDR3控制器的时钟频率,大小由DDR和FPGA芯片频率决定。
PHYtocontrellerclock…
该选项的选取决定用户(fpga)的时钟频率(use_clk),4:
1则表示use_clk=Clockperiod/4。
(结论参考xilixn官方手册UG586P119Internal(FPGA)LogicClock)
图7FPGACLK
Memorypart
选择DDR3型号,此点需要注意的是DDR3型号的数据宽度与DATA_WIDTH的值应对应(MT41J256M16XX-125)
DATAWIDTH
DDR3数据总线宽度(需要注意的是,该配置项的值应该根据实际电路来确定,例如当电路中将两个DDR3进行并联(位扩展)的时候,DATAWIDTH为2*16
)
图8
AXI总线配置(暂时没用到,以后补充)
图9
Inputclockperiod
Inputclockperiod选项的值决定了mig输入时钟的值的大小(sys_clk_i),网上的很多博主大都选择200MHZ(选择200MHZ的原因是方便参考时钟的选择)。
建议选项:
当硬件时钟不等于200MHZ,并且有专用的systemclock,Inputclockperiod选实际输入时钟值(值的选择要根据实际的硬件电路)
输入时钟周期,当选择5000ps时,后面选择参考时钟时,才会出现systemclock。
Readbursttypeandlength
7系列的MIG控制器只支持8突发(表示怀疑,后期需要通过编程验证)(ug586p39),突发类型有顺序突发和交叉突发两种(待探究)
图107系列只有8突发
图11
Systemclock
系统时钟:
系统时钟的类型也就是输入时钟的类型
可选,Single-Ended,Differential,NoBuffer当选择NOBUFFER时候,该时钟不会被接入全局时钟网络,也不会为sys_clk_i分配引脚。
选择NOBUFFER,sys_clk_i信号需要连接到一个内部时钟。
(参考:
ug586p41)
图12系统时钟介绍
Referenceclock
第一,该选项可选择Single-Ended,Differential,NoBuffer,orUseSystemClock
第二,该值必须为200MHZ
第三,当选择NoBuffer和systemclock时不会为参考时钟分配引脚,当选择NOBUFFER时需要将参考时钟(clk_ref_i)接入内部时钟(pll)
第四,当inputclkperiod为200MHZ选择UseSystemClock
要点:
系统时钟与参考时钟在原理上没有任何关系,因为参考时钟必须为200MHZ,当系统输入时钟为200MHZ,参考时钟可以选择系统时钟作为输入而已
后续略:
MIGIP配置过程中存在的时钟关系
图1Mig的MicroBlaze系统中存在的时钟关系
首先DDR3的工作输入时钟需要由MIGIP提供400MHZ(本设计中DDR3的最高频率400MHZ),ddr3_clk来源于PLL,PLL的作用为将输入的系统时钟(开发板的晶振频率为50MHZ,不知为何当,选择PLL的输入时钟为50MHZ时,参考时钟的选项中没有usesystemclock这一选项),倍频或者分频出一个ui_clk和一个ddr3_clk(ui_clk和ddr3_clk的大小关系要看“PHYtocontrollerclockratio和Clockperiod的选择”)。
举例,Clockperiod等于400M、HZPHYtocontrollerclockratio为4:
1、inputclockceroid为200MHZ。
则ddr3_clk=400MHZ、ui_clk=100MHZ、sys_clk=200MHZ
DDR3带宽计算方法:
例如:
DDR3CK==400MHZ、数据宽度16bit
则DDR3带宽为800MHZ*16bit
MIG带宽为100MHZ*(8*16)bit
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