实验一QuartusⅡ文本输入法设计组合逻辑电路Word文档下载推荐.docx
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建议选择电路模式5,键1、键2、键3(PIO0/1/2)分别接ain、bin、cin,发光管D2、D1(PIO9/8)分别接sum和cout。
(4)实验报告
1.给出实验Ⅱ的仿真波形报告分析。
2.给出实验Ⅱ的硬件测试过程说明和结果分析。
实验四7段数码显示译码器设计
学习7段数码显示译码器的设计;
学习VHDL的CASE语句应用。
7段数码显示译码器是纯组合逻辑电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
图4-1是共阴七段数码管,译码器的输出信号的7位分别接数码管的7个段,高位在左,低位在右。
例如当输出信号为“”时,数码管的7个段:
g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;
接有高电平的段发光,于是数码管显示“5”。
注意,这里没有考虑表示小数点的发光管,如果要考虑,需要增加段h,程序中的输出端应改为8位的标准逻辑位矢量。
图4-1共阴数码管及其电路
(3)实验内容:
Ⅰ.用VHDL中的CASE语句设计一个显示十六进制数的7段数码显示译码器,输入是从“0000”~“1111”16个4位二进制数,数码管显示的是从‘0’~‘F’16个字符。
在QuartusII上进行编辑、编译及仿真,给出其所有信号的时序仿真波形。
【部分参考程序】
…
PROCESS(A)
BEGIN
CASEAIS
WHEN"
0000"
=>
LED7S<
="
"
;
…
WHENOTHERS=>
NULL;
ENDCASE;
ENDPROCESS;
END;
提示:
仿真时可用输入总线的方式给出输入信号仿真数据,仿真波形示例图如图4-2所示。
图4-27段译码器仿真波形
Ⅱ.引脚锁定及硬件测试。
建议选用实验电路模式6,用数码管8显示译码输出(PIO46-PIO40),键8、键7、键6和键5四位控制输入数据,对译码器进行硬件测试。
1.给出实验Ⅰ的完整程序,说明程序中各语句的含义及其整体功能。
2.给出实验Ⅰ的时序仿真波形报告及其分析说明。
3.给出实验Ⅱ的硬件测试过程及结果的说明。
实验五数控分频器的设计
学习数控分频器的设计方法。
数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器可用计数值可并行预置的加法计数器设计实现。
(3)实验内容:
Ⅰ.用VHDL设计一个数控分频器,利用QuartusⅡ进行编辑输入、编译及时序仿真。
仿真时输入不同的预置值D,给出如图5-1的时序波形。
图5-1当给出不同输入值D时,FOUT输出不同频率(CLK周期=50ns)
建议选择实验电路模式1,键2和键1负责输入8位预置数D(PIO7-PIO0);
时钟信号CLK由clock0输入,频率选65536Hz或更高(确保分频后落在音频范围);
输出FOUT接扬声器(SPKER)。
编译下载后进行硬件测试:
改变键2/键1的输入值,可听到不同音调的声音。
(4)实验报告:
1.根据图5-1的波形提示,分析参考程序中的各语句功能、设计原理及逻辑功能,说明进程P_REG和P_DIV的作用。
2.给出时序仿真波形报告及其分析说明。
3.给出硬件测试的过程及结果的分析说明。
【参考程序】
LIBRARYIEEE;
USE_LOGIC_;
ENTITYDVFIS
PORT(CLK:
INSTD_LOGIC;
D:
INSTD_LOGIC_VECTOR(7DOWNTO0);
FOUT:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOFDVFIS
SIGNALFULL:
STD_LOGIC;
P_REG:
PROCESS(CLK)
VARIABLECNT8:
STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
IFCLK'
EVENTANDCLK='
1'
THEN
IFCNT8="
THEN
CNT8:
=D;
--当CNT8计数计满时,输入数据D被同步预置给计数器CNT8
FULL<
='
;
--同时使溢出标志信号FULL输出为高电平
ELSECNT8:
=CNT8+1;
0'
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS(FULL)
VARIABLECNT2:
IFFULL'
EVENTANDFULL='
CNT2:
=NOTCNT2;
--如果溢出标志信号FULL为高电平,D触发器输出取反
IFCNT2='
THENFOUT<
ELSEFOUT<
ENDPROCESSP_DIV;
实验六8位数码扫描显示电路设计
学习扫描显示电路的设计。
图6-1所示的是8位数码扫描显示电路,其中每个数码管的8个段:
h、g、f、e、d、c、b、a(h是小数点)都分别连在一起,8个数码管分别由8个选通信号k1、k2、…k8来选择。
被选通的数码管显示数据,其余关闭。
如在某一时刻,k3为高电平,其余选通信号为低电平,这时仅k3对应的数码管显示来自段信号端的数据,而其它7个数码管为关闭状态。
根据这种电路状况,如果要在8个数码管显示希望的数据,就必须使得8个选通信号k1、k2、…k8分别被单独选通,并在此同时,在段信号输入口加上希望在该对应数码管上显示的数据,于是随着选通信号的扫变,就能实现扫描显示的目的。
图6-18位数码扫描显示电路
参考程序中,clk是扫描时钟;
SG为7段控制信号,由高位至低位分别接g、f、e、d、c、b、a7个段;
BT是位选控制信号,接图6-1中的8个选通信号:
k1、k2、…k8。
程序中CNT8是一个3位计数器,作扫描计数信号,由进程P2生成;
进程P3是7段译码查表输出程序;
进程P1是对8个数码管选通的扫描程序,例如当CNT8等于"
001"
时,K2对应的数码管被选通,同时,A被赋值3,再由进程P3译码输出"
,显示在数码管上即为“3”;
当CNT8扫变时,将能在8个数码管上显示数据:
13579BDF。
Ⅰ.用VHDL设计一个8位数码扫描显示电路,利用QuartusⅡ进行编辑输入、编译及时序仿真。
将实验系统左上方(即8个数码管左边)的跳线开关选择向下插(注意:
实验结束后要恢复原位),这时实验系统的8个数码管构成图6-1的电路结构。
时钟CLK可选择clock0,通过跳线选择16384Hz信号。
SG的7个段控制信号SG(0)、SG
(1)、…、SG(6)分别与PIO49、PIO48、…、PIO43连接,BT的8个位选控制信号BT(0)、BT
(1)、…、BT(7)分别与PIO41、PIO40、…、PIO34连接。
1.说明程序中各语句的含义及其整体功能。
如要在扫变时显示“12468ACE”,应如何修改程序?
ENTITYSCAN_LEDIS
PORT(CLK:
SG:
OUTSTD_LOGIC_VECTOR(6DOWNTO0);
--段控制信号输出g~a
BT:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
--位选控制信号输出k8~k1
ENDSCAN_LED;
ARCHITECTUREoneOFSCAN_LEDIS
SIGNALCNT8:
STD_LOGIC_VECTOR(2DOWNTO0);
--扫描计数信号
SIGNALA:
INTEGERRANGE0TO15;
P1:
PROCESS(CNT8)--数码管选通
CASECNT8IS
000"
BT<
A<
=1;
=3;
010"
=5;
011"
=7;
100"
=9;
101"
=11;
110"
=13;
111"
=15;
ENDPROCESSP1;
P2:
PROCESS(CLK)--扫描计数
THENCNT8<
ENDPROCESSP2;
P3:
PROCESS(A)--译码电路
BEGIN
CASEAIS
WHEN0=>
SG<
WHEN1=>
WHEN2=>
WHEN3=>
WHEN4=>
WHEN5=>
WHEN6=>
WHEN7=>
WHEN8=>
WHEN9=>
WHEN10=>
WHEN11=>
WHEN12=>
WHEN13=>
WHEN14=>
WHEN15=>
WHENOTHERS=>
ENDCASE;
ENDPROCESSP3;
附录一GW48EDA系统实验电路结构图信号名与芯片引脚对照表
结构图上的信号名
EP1K100QC208
EP20K200/300EQC240
EP1K30/20/50TQC144
EP1C3T144
引脚号
引脚名称
PIO0
7
I/O
224
I/O0
8
PIO1
225
I/O1
9
2
PIO2
226
I/O2
10
3
PIO3
11
231
I/O3
12
4
PIO4
230
I/O4
13
5
PIO5
232
I/O5
17
6
PIO6
14
233
I/O6
18
PIO7
15
234
I/O7
19
PIO8
235
I/O8
20
DPCLK1
PIO9
236
I/O9
21
32
VREF2B1
PIO10
24
237
I/O10
22
33
PIO11
25
238
I/O11
23
34
PIO12
26
239
I/O12
35
PIO13
27
I/O13
36
PIO14
28
I/O14
37
PIO15
29
I/O15
38
PIO16
30
I/O16
39
PIO17
31
I/O17
40
PIO18
I/O18
41
PIO19
I/O19
42
PIO20
I/O20
47
PIO21
I/O21
48
PIO22
16
I/O22
49
PIO23
I/O23
50
PIO24
44
I/O24
51
PIO25
45
I/O25
52
PIO26
113
131
I/O26
65
67
PIO27
114
133
I/O27
68
PIO28
115
134
I/O28
69
PIO29
116
135
I/O29
70
PIO30
119
136
I/O30
71
PIO31
120
138
I/O31
72
PIO32
121
143
I/O32
73
PIO33
122
156
I/O33
78
74
PIO34
125
157
I/O34
79
75
PIO35
126
160
I/O35
80
76
PIO36
127
161
I/O36
81
77
PIO37
128
163
I/O37
82
PIO38
164
I/O38
83
PIO39
132
166
I/O39
86
84
PIO40
169
I/O40
87
85
PIO41
170
I/O41
88
96
PIO42
171
I/O42
89
97
PIO43
172
I/O43
90
98
PIO44
139
173
I/O44
91
99
PIO45
140
174
I/O45
92
103
PIO46
141
178
I/O46
95
105
PIO47
142
180
I/O47
106
PIO48
182
I/O48
107
PIO49
144
183
I/O49
108
PIO60
202
223
I/O60
137
PIO61
203
222
I/O61
PIO62
204
221
I/O62
PIO63
205
220
I/O63
PIO64
206
219
I/O64
PIO65
207
217
I/O65
PIO66
208
216
I/O66
PIO67
215
I/O67
PIO68
197
I/O68
PIO69
100
198
I/O69
118
PIO70
101
200
I/O70
117
PIO71
102
201
I/O71
PIO72
I/O72
PIO73
104
I/O73
PIO74
111
I/O74
112
PIO75
I/O75
PIO76
212
I/O76
PIO77
209
I/O77
PIO78
147
I/O78
110
PIO79
149
I/O79
109
SPKER
148
184
I/O50
129
CLK0
185
INPUT1
93
CLK2
181
54
INPUT3
CLK5
151
CLKIN
56
I/O53
CLK9
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