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8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。
(凹凸)
一般对于两级或者多级的运放才需要补偿。
一般采用密勒补偿。
例如两级的全差分运放和两级的双端输入单端输出的运放,都可以采用密勒补偿,在第二级(输出级)进行补偿。
区别在于:
对于全差分运放,两个输出级都要进行补偿,而对于单端输出的两级运放,只要一个密勒补偿。
9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺点,特别是广泛采用差分结构的原因。
10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。
11、画差放的两个输入管。
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的
运放电路。
13、用运算放大器组成一个10倍的放大器。
14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点
的rise/fall时间。
(Infineon笔试试题)
15、电阻R和电容C串联,输入电压为R和C之间的电压,输出电压分别为C上电压和R上电
压,要求绘制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤
波器。
当RC<
<
T时,给出输入电压波形图,绘制两种电路的输出波形图。
16、有源滤波器和无源滤波器的原理及区别?
(新太硬件)
1、有源滤波器是电子的,无源滤波器是机械的。
2、有源滤波器是检测到某一设定好的谐波次数后抵消它,无源滤波器是通过电抗器与电容器的配合形成某次谐波通道吸收谐波。
3、采用无源滤波器因为有电容器的原因,所以可提高功率因素。
采用有源滤波器只是消除谐波与功率因素无关。
4、有源滤波器造价是无源滤波器的3倍以上,技术相对不太成熟,且维护成本高;
无源滤波器造价相对较低,技术较成熟,安装后基本免维护。
5、有源滤波器用于小电流,无源滤波器可用于大电流。
17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、
带通、高通滤波器后的信号表示方式。
18、选择电阻时要考虑什么?
(东信笔试题)
选择电阻是需要考虑电阻的功率阻值允许加载在其两端的最大电压允许通过的最大电流等等PCB电阻的阻值大小和精度,熔点等
19、在CMOS电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P管还是N管,为什么?
20、给出多个mos管组成的电路求5个点的电压。
21、电压源、电流源是集成电路中经常用到的模块,请画出你知道的线路结构,简单描述其优缺点。
22、画电流偏置的产生电路,并解释。
23、史密斯特电路,求回差电压。
(华为面试题)
24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....)
25、LC正弦波振荡器有哪几种三点式振荡电路,分别画出其原理图。
电容三点式,电感三点式,变形电容三点式。
26、VCO是什么,什么参数(压控振荡器?
)(华为面试题)
特别是在锁相环电路、时钟恢复电路和频率综合器电路等更是重中之重,可以毫不夸张地说在电子通信技术领域,VCO几乎与电流源和运放具有同等重要地位。
VCO的性能指[4]标主要包括:
频率调谐范围,输出功率,(长期及短期)频率稳定度,相位噪声,频谱纯度,电调速度,推频系数,频率牵引等
27、锁相环有哪几部分组成?
锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成
28、锁相环电路组成,振荡器(比如用D触发器如何搭)。
29、求锁相环的输出频率,给了一个锁相环的结构图。
30、如果公司做高频电子的,可能还要RF知识,调频,鉴频鉴相之类,不一一列举。
(未
知)
31、一电源和一段传输线相连(长度为L,传输时间为T),画出终端处波形,考虑传输线
无损耗。
给出电源电压波形图,要求绘制终端波形图。
32、微波电路的匹配电阻。
33、DAC和ADC的实现各有哪些方法?
AD转换与DA转换可以通过各种芯片来实现。
AD:
举例可以通过ADC0804芯片将模拟信号转换为8bit的数字信号
DA:
道理一样,要借助芯片来完成
芯片的挑选根据电路设计所需要的位数来选择
34、A/D电路组成、工作原理。
输入信号是模拟量,输出信号是数字量
35、实际工作所需要的一些技术知识(面试容易问到)。
如电路的低功耗,稳定,高速如何
做到,调运放,布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问,肯
定会问得很细(所以别把什么都写上,精通之类的词也别用太多了)
1、FPGA和ASIC的概念,他们的区别。
答:
FPGA是可编程ASIC。
ASIC:
专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。
2、建立时间(setuptime)与保持时间(holdtime)意思?
建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。
输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。
如果holdtime不够,数据同样不能被打入触发器。
如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability(亚稳态)的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
3、什么是竞争与冒险现象?
怎样判断?
如何消除?
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法:
一是添加布尔式的消去项,二是在芯片外部加电容。
4、同步电路和异步电路的区别是什么?
同步电路:
存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路:
电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。
5、什么是NMOS、PMOS、CMOS?
什么是增强型、耗尽型?
什么是PNP、NPN?
他们有什么差别?
MOS场效应管即金属-氧化物-半导体型场效应管,英文缩写为MOSFET(Metal-Oxide-SemiconductorField-Effect-Transistor),属于绝缘栅型。
其主要特点是在金属栅极与沟道之间有一层二氧化硅绝缘层,因此具有很高的输入电阻(最高可达1015Ω)。
它也分N沟道管和P沟道管,符号如图1所示。
通常是将衬底(基板)与源极S接在一起。
根据导电方式的不同,MOSFET又分增强型、耗尽型。
所谓增强型是指:
当VGS=0时管子是呈截止状态,加上正确的VGS后,多数载流子被吸引到栅极,从而“增强”了该区域的载流子,形成导电沟道。
耗尽型则是指,当VGS=0时即形成沟道,加上正确的VGS时,能使多数载流子流出沟道,因而“耗尽”了载流子,使管子转向截止。
PNP与NPN的区别在表面上是以PN结的方向来定义的,实际上是以三极管的结构材料来区分的。
PNP是两边的棒料是镓,中间的是硅。
镓是第三主族的元素,其核外为三个电子,硅是第四主族的元素,其核外有四个电子,这样在两个PN的方向上的顺序是P-N-N的关系;
相反NPN是两边的材料是硅,中间的是镓,形成的PN结顺序为N-P-N的关系。
顺便说明:
P的意思是在PN结上缺少电子,以空穴为主导电的材料,也叫P型材料;
N的意思是在PN结上有多余的电子,以电子为主导电的材料,也叫N型材料。
突然找到一个别人整理好的版本:
1、同步电路和异步电路的区别是什么?
异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,但它同时也用在时序电路中,此时它没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号只在电路处于稳定状态时才发生变化。
也就是说一个时刻允许一个输入发生变化,以避免输入信号之间造成的竞争冒险。
电路的稳定需要有可靠的建立时间和持时间,待下面介绍。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
比如D触发器,当上升延到来时,寄存器把D端的电平传到Q输出端。
在同步电路设计中一般采用D触发器,异步电路设计中一般采用Latch。
2、什么是同步逻辑和异步逻辑?
(汉王笔试)
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。
同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。
由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速,论文发表数以倍增,而IntelPentium4处理器设计,也开始采用异步电路设计。
异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。
3、什么是"
线与"
逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上,要用oc门来实现(漏极或者集电极开路),由于不用oc门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。
(线或则是下拉电阻)
4、什么是Setup和Holdup时间?
5、setup和holdup时间,区别.(南山之桥)
6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。
7、解释setup和holdtimeviolation,画图说明,并说明解决办法。
(威盛VIA2003.11.06上海笔试试题)
时间(SetupTime)和保持时间(Holdtime)。
建立时间是指在时钟边沿前,数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况。
8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。
9、什么是竞争与冒险现象?
一是添加布尔式的(冗余)消去项,但是不能避免功能冒险,二是在芯片外部加电容。
三是增加选通电路
在组合逻辑中,由于多少输入信号变化先后不同、信号传输的路径不同,或是各种器件延迟时间不同(这种现象称为竞争)都有可能造成输出波形产生不应有的尖脉冲(俗称毛刺),这种现象成为冒险。
10、你知道那些常用逻辑电平?
TTL与COMS电平可以直接互连吗?
常用逻辑电平:
TTL、CMOS、LVTTL、LVCMOS、ECL(EmitterCoupledLogic)、PECL(Pseudo/PositiveEmitterCoupledLogic)、LVDS(LowVoltageDifferentialSignaling)、GTL(GunningTransceiverLogic)、BTL(BackplaneTransceiverLogic)、ETL(enhancedtransceiverlogic)、GTLP(GunningTransceiverLogicPlus);
RS232、RS422、RS485(12V,5V,3.3V);
TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:
Vih>
=0.7VDD,Vil<
=0.3VDD;
Voh>
=0.9VDD,Vol<
=0.1VDD.
ttl的为:
=2.0v,Vil<
=0.8v;
=2.4v,Vol<
=0.4v.
用cmos可直接驱动ttl;
加上拉电阻后,ttl可驱动cmos.
1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
2、OC门电路必须加上拉电阻,以提高输出的搞电平值。
3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大;
电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小;
电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。
综合考虑
以上三点,通常在1k到10k之间选取。
对下拉电阻也有类似道理
//OC门电路必须加上拉电阻,以提高输出的搞电平值。
OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
在有时我们用OC门作驱动(例如控制一个LED)灌电流工作时就可以不加上拉电阻
OC门可以实现“线与”运算
OC门就是集电极开路输出
总之加上拉电阻能够提高驱动能力。
什么是OC门?
OC门,又称集电极开路(漏极开路)与非门门电路,OpenCollector(OpenDrain)。
为什么引入OC门?
实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上,将这些与非门上的数据(状态电平)用同一条导线输送出去。
因此,需要一种新的与非门电路--OC门来实现“线与逻辑”。
OC门主要用于3个方面:
1、实现与或非逻辑,用做电平转换,用做驱动器。
由于OC门电路的输出管的集电极悬空,使用时需外接一个上拉电阻Rp到电源VCC。
OC门使用上拉电阻以输出高电平,此外为了加大输出引脚的驱动能力,上拉电阻阻值的选择原则,从降低功耗及芯片的灌电流能力考虑应当足够大;
从确保足够的驱动电流考虑应当足够小。
2、线与逻辑,即两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。
在总线传输等实际应用中需要多个门的输出端并联连接使用,而一般TTL门输出端并不能直接并接使用,否则这些门的输出管之间由于低阻抗形成很大的短路电流(灌电流),而烧坏器件。
在硬件上,可用OC门或三态门(ST门)来实现。
用OC门实现线与,应同时在输出端口应加一个上拉电阻。
3、三态门(ST门)主要用在应用于多个门输出共享数据总线,为避免多个门输出同时占用数据总线,这些门的使能信号(EN)中只允许有一个为有效电平(如高电平),由于三态门的输出是推拉式的低阻输出,且不需接上拉(负载)电阻,所以开关速度比OC门快,常用三态门作为输出缓冲器。
11、如何解决亚稳态。
(飞利浦-大唐笔试)?
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
1降低系统时钟频率
2用反应更快的FF
3引入同步机制,防止亚稳态传播
4改善时钟质量,用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
亚稳态寄存用d只是一个办法,有时候通过not,buf等都能达到信号过滤的效果
12、IC设计中同步复位与异步复位的区别。
(南山之桥)
同步复位在时钟沿采复位信号,完成复位动作。
异步复位不管时钟,只要复位信号满足条件,就完成复位动作。
异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。
13、MOORE与MEELEY状态机的特征。
Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这
14、多时域设计中,如何处理信号跨时域。
不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等。
跨时域的信号要经过同步器同步,防止亚稳态传播。
例如:
时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2。
这个同步器就是两级d触发器,其时钟为时钟域2的时钟。
这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。
这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。
所以通常只同步很少位数的信号。
比如控制信号,或地址。
当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法。
如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题。
我们可以在跨越ClockDomain时加上一个低电平使能的LockupLatch以确保Timing能正确无误。
基尔霍夫定律包括电流定律和电压定律
电流定律:
在集总电路中,任何时刻,对任一节点,所有流出节点的支路电流的代数和恒等于零。
电压定律:
在集总电路中,任何时刻,沿任一回路,所有支路电压的代数和恒等于零。
2、描述反馈电路的概念,列举他们的应用。
反馈,就是在电子系统中,把输出回路中的电量输入到输入回路中去。
反馈的类型有:
电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点:
降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真,有效地扩展放大器的通频带,自动调节作用。
电压负反馈的特点:
电路的输出电压趋向于维持恒定。
电流负反馈的特点:
电路的输出电流趋向于维持恒定。
3、有源滤波器和无源滤波器的区别
无源滤波器:
这种电路主要有无源元件R、L和C组成
有源滤波器:
集成运放和R、C组成,具有不用电感、体积小、重量轻等优点。
集成运放的开环电压增益和输入阻抗均很高,输出电阻小,构成有源滤波电路后还具有一定的电压放大和缓冲作用。
但集成运放带宽有限,所以目前的有源滤波电路的工作频
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