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那么这里又会出现另一个问题,波形畸变多大,会对电路板功能产生影响。
这没有确定统一的指标,和具体应用以及电路板的其他电气指标有关。
对于数字信号而言,对畸变的容忍度较大。
能有多大的容忍度,还要考虑电路板上的电源系统供电电压波纹有多大,系统的噪声余量有多大,所用器件对于信号建立时间和保持时间的要求是多少等等。
对于模拟信号,相对比较敏感,容忍度较小,至于能容忍多大的畸变,和系统噪声,器件非线性特性,电源质量等等有关。
是不是听起来很晦涩!
确实,要说清楚这个问题并不容易,因为牵扯到了太多的因素在内。
下面这个数字信号波形的例子能让你有一个简单直观的理解。
这是一个受反射影响的方波数字信号,波形的畸变仅仅是反射的结果,没有迭加其他噪声。
假设低电平逻辑小于0.7v,高电平大于2v。
对于高电平来说,震荡的低谷部分可能会冲到2v以下,此时电路处于不定态,可能引起电路误动作。
所以,迭加在高电平上的波纹幅度不能太大。
由于电路存在噪声,电源也有波纹,这些最终都会迭加到信号波形上,所以你计算波纹幅度的时候要考虑这些因素,而这些因素和你的电路板其他部分设计有关。
所以你无法确定一个统一的畸变标准,只能根据你具体电路的设计和应用综合考虑。
最终的原则只有一个:
通过信号完整性设计、电源完整完整性设计等手段,将总的信号畸变控制在一定范围内,保证电路板正常稳定工作。
工程中,解决信号完整性的问题是一个系统的工程,并不是一两种方法就可以包打天下的。
什么时候会碰到信号完整性问题也不是可以硬性的划一道线来区分,一句话,要根据你的实际情况来定。
可能你会感觉,这么多不确定的因素,还怎么在最初设计的时候考虑信号完整性问题?
嗯,没问题的,其实对于所有影响信号质量的因素,你都可以通过一定的设计技术来控制。
对于电源波纹问题,那是电源完整性的问题,又是一个系统的工程。
而其他的电磁干扰,电磁兼容等则是另外一个系统工程。
总之,信号完整性问题涉及的知识较多,是一个跨学科的知识体系。
网上关于信号完整性基础知识讲解很多,但很少有讲得很深入的。
要想学好信号完整性,你需要有一定的精力投入,但可以告诉你,只要掌握学习方法,其实不难。
一旦你学好它,回报是非常高的,毕竟这方面的人才现在是奇缺阿,很多公司给信号完整性工程师开价都在25W以上,如果你很牛的话,呵呵,决不是这个价。
重视信号上升时间
信号的上升时间,对于理解信号完整性问题至关重要,高速pcb设计中的绝大多数问题都和它有关,你必须对他足够重视。
信号上升时间并不是信号从低电平上升到高电平所经历的时间,而是其中的一部分。
业界对它的定义尚未统一,最好的办法就是跟随上游的芯片厂商的定义,毕竟这些巨头有话语权。
通常有两种:
第一种定义为10-90上升时间,即信号从高电平的10%上升到90%所经历的时间。
另一种是20-80上升时间,即信号从高电平的20%上升到80%所经历的时间。
两种都被采用,从IBIS模型中可看到这点。
对于同一种波形,自然20-80上升时间要更短。
好了,只要了解这些就够了。
对于我们终端应用来说,精确的数字有时并不是很重要,而且这个数值芯片厂商通常也不会直接给我们列出,当然有些芯片可以从IBIS模型中大致估计这个值,不幸的是,不是每种芯片你都能找到IBIS模型。
重要的是我们必须建立这样的概念:
上升时间对电路性能有重要的影响,只要小到某一范围,就必须引起注意,哪怕是一个很模糊的范围。
没有必要精确定义这个范围标准,也没有实际意义。
你只需记住,现在的芯片加工工艺使得这个时间很短,已经到了ps级,你应该重视他的影响的时候了。
随着信号上升时间的减小,反射、串扰、轨道塌陷、电磁辐射、地弹等问题变得更严重,噪声问题更难于解决,上一代产品中设计方案在这一代产品中可能不适用了。
信号上升时间的减小,从频谱分析的角度来说,相当于信号带宽的增加,也就是信号中有更多的高频分量,正是这些高频分量才使得设计变得困难。
互连线必须作为传输线来对待,从而产生了很多以前没有的问题。
因此,学习信号完整性,你必须有这样的概念:
信号陡峭的上升沿,是产生信号完整性问题的罪魁祸首。
信号上升时间与带宽
在前文中我提到过,要重视信号上升时间,很多信号完整性问题都是由信号上升时间短引起的。
本文就谈谈一个基础概念:
信号上升时间和信号带宽的关系。
对于数字电路,输出的通常是方波信号。
方波的上升边沿非常陡峭,根据傅立叶分析,任何信号都可以分解成一系列不同频率的正弦信号,方波中包含了非常丰富的频谱成分。
抛开枯燥的理论分析,我们用实验来直观的分析方波中的频率成分,看看不同频率的正弦信号是如何叠加成为方波的。
首先我们把一个1.65v的直流和一个100MHz的正弦波形叠加,得到一个直流偏置为1.65v的单频正弦波。
我们给这一信号叠加整数倍频率的正弦信号,也就是通常所说的谐波。
3次谐波的频率为300MHz,5次谐波的频率为500MHz,以此类推,高次谐波都是100MHz的整数倍。
图1是叠加不同谐波前后的比较,左上角的是直流偏置的100MHz基频波形,右上角时基频叠加了3次谐波后的波形,有点类似于方波了。
左下角是基频+3次谐波+5次谐波的波形,右下角是基频+3次谐波+5次谐波+7次谐波的波形。
这里可以直观的看到叠加的谐波成分越多,波形就越像方波。
图1
因此如果叠加足够多的谐波,我们就可以近似的合成出方波。
图2是叠加到217次谐波后的波形。
已经非常近似方波了,不用关心角上的那些毛刺,那是著名的吉博斯现象,这种仿真必然会有的,但不影响对问题的理解。
这里我们叠加谐波的最高频率达到了21.7GHz。
图2
上面的实验非常有助于我们理解方波波形的本质特征,理想的方波信号包含了无穷多的谐波分量,可以说带宽是无限的。
实际中的方波信号与理想方波信号有差距,但有一点是共同的,就是所包含频率很高的频谱成分。
现在我们看看叠加不同频谱成分对上升沿的影响。
图3是对比显示。
蓝色是基频信号上升边,绿色是叠加了3次谐波后的波形上升边沿,红色是基频+3次谐波+5次谐波+7次谐波后的上升边沿,黑色的是一直叠加到217次谐波后的波形上升边沿。
图3
通过这个实验可以直观的看到,谐波分量越多,上升沿越陡峭。
或从另一个角度说,如果信号的上升边沿很陡峭,上升时间很短,那该信号的带宽就很宽。
上升时间越短,信号的带宽越宽。
这是一个十分重要的概念,一定要有一个直觉的认识,深深刻在脑子里,这对你学习信号完整性非常有好处。
这里说一下,最终合成的方波,其波形重复频率就是100MHz。
叠加谐波只是改变了信号上升时间。
信号上升时间和100MHz这个频率无关,换成50MHz也是同样的规律。
如果你的电路板输出数据信号只是几十MHz,你可能会不在意信号完整性问题。
但这时你想想信号由于上升时间很短,频谱中的那些高频谐波会有什么影响?
记住一个重要的结论:
影响信号完整性的不是波形的重复频率,而是信号的上升时间。
本文的仿真代码很简单,我把代码贴在这里,你可以自己在matlab上运行一下看看。
电压容限
在高速pcb设计中,有很大一部分工作是进行噪声预算,规划系统各种噪声源产生噪声大小。
这就涉及到一个非常基础但十分重要的概念:
电压容限。
电压容限是指驱动器的输出与接收端输入在最坏情况下的灵敏度之间的差值。
很多器件都是输入电压敏感的。
图中显示了驱动器输出与接受器输入电压之间的逻辑关系。
对于驱动器端输出高电平不低于VOHmin,输出低电平不高于VOLmax。
而对于接收端输入来说,只要高于VIH
min,就可以保证可靠接收到逻辑1,只要低于VILmax即可保证接受到逻辑0。
而如果输入电压位于VIHmin和VILmax之间的区域时,可能被接收电路判为1,也可能判为0,因此对于接收电路来说输入电压不能处于这个不定态区域。
以高电平输出和输入关系来看,最小的输出值和最小允许输入值之间存在一个差值,这个值就是高电平的电压容限。
即:
高电平电压容限=VOHmin-VIHmin。
同理低电平电压容限=VIH
min-VILmax。
电压容限为处理电路系统中各种不理想因素提供了一个缓冲地带,使得系统能够在一定程度上容忍发送和接收过程中的信号畸变。
电压容限在系统噪声预算设计中占有重要的作用,系统最终的噪声总量不能超过电压容限,否则,信号进入接收端的不定态区域时,系统将无法正常工作。
实际系统中总会有不理想的因素,造成信号的恶化,引入噪声。
下面几种情况都会引入噪声:
1、由于回路阻抗的存在,回路中必然产生压降,导致各逻辑器件之间存在地电位差。
门电路发送的信号是本地地电位上的一个固定电位,如果发送端与接收端的参考电位之间发生了偏移,那么收到的将会是另外一个电位。
2、某些逻辑系列产品的门限电平是一个温度的函数。
温度较低的门电路到温度较高的门电路的信号传送可能容限减少或者负的容限值。
3、快速变化的返回信号电流,流经接地通路电感,引起逻辑器件之间的对地电压变化。
这些对地电压差对于接收信号电位的影响就像上面所说的直流地电位差一样。
这是感性串扰的一种形式。
4、邻近线路上的信号可能通过各自的互容或互感相互耦合,对某个指定的线路产生串扰。
串扰叠加到预期的接收信号之上,可能使一个好信号偏移到邻近开关门限。
5、振铃、反射、长的线路使二进制信号的形状产生扭曲。
与发射端相比,接收端变化了的信号显得更小(或更大)。
容限为信号失真流出了一些容许限度。
前两种情况在所有电子系统都会存在,无论其运行速度如何。
后三种是高速系统特有的。
这3个高速效应都随被传输信号的大小而改变:
信号返回电流越大,引起的地电位差越高。
信号电压(或电流)越大,产生的串扰越多,而且传输信号越大,表现出的振铃和反射越严重。
因此不论是低速还是高速系统,都不可避免的引入噪声,而电压容限给了系统调整地余地。
什么是地弹
所谓“地弹”,是指芯片内部“地”电平相对于电路板“地”电平的变化现象。
以电路板“地”为参考,就像是芯片内部的“地”电平不断的跳动,因此形象的称之为地弹(groundbounce)。
当器件输出端有一个状态跳变到另一个状态时,地弹现象会导致器件逻辑输入端产生毛刺。
那么“地弹”是如何产生的呢?
首先我们要明白,对于任何封装的芯片,其引脚会存在电感电容等寄生参数。
而地弹正是由于引脚上的电感引起的。
我们可以用下图来直观的解释一下。
图中开关Q的不同位置代表了输出的“0”“1”两种状态。
假定由于电路状态装换,开关Q接通RL低电平,负载电容对地放电,随着负载电容电压下降,它积累的电荷流向地,在接地回路上形成一个大的电流浪涌。
随着放电电流建立然后衰减,这一电流变化作用于接地引脚的电感LG,这样在芯片外的电路板“地”与芯片内的地之间,会形成一定的电压差,如图中VG。
这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。
芯片A的输出变化,产生地弹。
这对芯片A的输入逻辑是有影响的。
接收逻辑把输入电压和芯片内部的地电压差分比较确定输入,因此从接收逻辑来看就象输入信号本身叠加了一个与地弹噪声相同的噪声。
现在,集成电路的规模越来越大,开关速度不断提高,地弹噪声如果控制不好就会影响电路的功能,因此有必要深入理解地弹的概念并研究它的规律。
本文只是概念性的阐述,对地弹的深入剖析将在后续文章中进行。
反射现象
前面讲过,对于数字信号的方波而言,含有丰富的高频谐波分量,边沿越陡峭,高频成分越多。
而pcb上的走线对于高频信号而言相当于传输线,信号在传输线中传播时,如果遇到特性阻抗不连续,就会发生反射。
反射可能发生在传输线的末端,拐角,过孔,元件引脚,线宽变化,T型引线等处。
总之,无论什么原因引起了传输线的阻抗发生突变,就会有部分信号沿传输线反射回源端。
反射形成机理很复杂,这包含了很多电磁领域的复杂的知识,本文不准备深入讨论,如果你真的很想知道,可以给我留言,我专门讲解。
工程中重要的是反射量的大小。
表征这一现象的最好的量化方法就是使用反射系数。
反射系数是指反射信号与入射信号幅值之比,其大小为:
(Z2-Z1)/(Z2+Z1)。
Z1是第一个区域的特性阻抗,Z2是第二个区域的特性阻抗。
当信号从第一个区域传输到第二个区域时,交界处发生阻抗突变,因而形成反射。
举个例子看看反射能有多大,假设Z1=50欧姆,Z2=75欧姆,根据公式得到反射系数为:
(75-50)/(75+50)=20%。
如果入射信号幅度是3.3v,反射电压达到了3.3*20%=0.66v。
对于数字信号而言,这是一个很大的值。
你必须非常注意他的影响。
实际电路板上的反射可能非常复杂,反射回来的信号还会再次反射回去,方向与发射信号相同,到达阻抗突变处又再次反射回源端,从而形成多次反射,一般的资料上都用反弹图来表示。
多次的反弹是导致信号振铃的根本原因,相当于在信号上叠加了一个噪声。
为了电路板能正确工作,你必须想办法控制这个噪声的大小,噪声预算是设计高性能电路板的一个非常重要的步骤。
理解临界长度
很多人对于PCB上线条的临界长度这个概念非常模糊,甚至很多人根本不知道这个概念,如果你设计高速电路板却不知道这个概念,那可以肯定,最终做出的电路板很可能无法稳定工作,而你却一头雾水,无从下手调试。
临界长度在业界说法很混乱,有人说3英寸,有人说1英寸,我还听说过很多其他的说法,多数是因为对这个概念理解有误造成的。
很多人说,奥,走线太长会引起信号反射,走线很短的话不会产生反射。
这种说法是非常错误的,把好几个概念像搅浆糊一样混在一起。
那么临界长度到底是什么,是多少,为什么要关注临界长度?
理解临界长度的最好方法就是从时间角度来分析。
信号在pcb走线上传输需要一定的时间,普通FR4板材上传输时间约为每纳秒6英寸,当然表层走线和内层走线速度稍有差别。
当走线上存在阻抗突变就会发生信号反射,这和走线长度无关。
但是,如果走线很短,在源端信号还没上升到高电平时,反射信号就已经回到源端,那么发射信号就被淹没在上升沿中,信号波形没有太大的改变。
走线如果很长,发射端信号已经到达高电平,反射信号才到达源端,那么反射信号就会叠加在高电平位置,从而造成干扰。
那么走线长度就有一个临界值,大于这个值,返回信号叠加在高电平处,小于这个值反射信号被上升沿淹没。
这个临界值就是临界长度,注意,这种定义非常不准确,因为只考虑了一次反射情况,这里只是为了理解概念需要,暂时这样说。
那么准确的定义是什么?
实际中反射都是发生多次的,虽然第一次信号反射回到源端的时间小于信号上升沿时间,但是后面的多次反射还会叠加在高电平位置,对信号波形造成干扰。
那么,临界长度的合理定义应该是:
能把反射信号的干扰控制在可容忍的范围内的走线长度。
这一长度上的信号往返时间要比信号上升时间小很多。
试验中发现的经验数据为,当信号在pcb走线上的时延高于信号上升沿的20%时,信号会产生明显的振铃。
对于上升时间为1ns的方波信号来说,pcb走线长度为0.2*6=1.2inch以上时,信号就会有严重的振铃。
所以临界长度就是1.2inch,大约3cm。
你可能注意到了,又是信号上升时间!
再一次强调,信号上升时间在高速设计中占有重要地位。
电源完整性设计
(1)为什么要重视电源噪声
为什么要重视电源噪声问题
芯片内部有成千上万个晶体管,这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。
随着芯片的集成度越来越高,内部晶体管数量越来越大。
芯片的外部引脚数量有限,为每一个晶体管提供单独的供电引脚是不现实的。
芯片的外部电源引脚提供给内部晶体管一个公共的供电节点,因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步,但是由于内部延时的差别,各个晶体管的状态转换不可能是严格同步的,当某些晶体管已经完成了状态转换,另一些晶体管可能仍处于转换过程中。
芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。
如果接受电源噪声的门电路此时处于电平转换的不定态区域,那么电源噪声可能会被放大,并在门电路的输出端产生矩形脉冲干扰,进而引起电路的逻辑错误。
芯片外部电源引脚处的噪声通过内部门电路的传播,还可能会触发内部寄存器产生状态转换。
除了对芯片本身工作状态产生影响外,电源噪声还会对其他部分产生影响。
比如电源噪声会影响晶振、PLL、DLL的抖动特性,AD转换电路的转换精度等。
解释这些问题需要非常长的篇幅,本文不做进一步介绍,我会在后续文章中详细讲解。
由于最终产品工作温度的变化以及生产过程中产生的不一致性,如果是由于电源系统产生的问题,电路将非常难调试,因此最好在电路设计之初就遵循某种成熟的设计规则,使电源系统更加稳健。
源完整性设计
(2)电源系统噪声余量分析
电源系统噪声余量分析
绝大多数芯片都会给出一个正常工作的电压范围,这个值通常是±
5%。
例如:
对于3.3V电压,为满足芯片正常工作,供电电压在3.13V到3.47V之间,或3.3V±
165mV。
对于1.2V电压,为满足芯片正常工作,供电电压在1.14V到1.26V之间,或1.2V±
60mV。
这些限制可以在芯片datasheet中的recommendedoperatingconditions部分查到。
这些限制要考虑两个部分,第一是稳压芯片的直流输出误差,第二是电源噪声的峰值幅度。
老式的稳压芯片的输出电压精度通常是±
2.5%,因此电源噪声的峰值幅度不应超过±
2.5%。
当然随着芯片工艺的提高,现代的稳压芯片直流精度更高,可能会达到±
1%以下,TI公司的开关电源芯片TPS54310精度可达±
1%,线性稳压源AMS1117可达±
0.2%。
但是要记住,达到这样的精度是有条件的,包括负载情况,工作温度等限制。
因此可靠的设计还是以±
2.5%这个值更把握些。
如果你能确保所用的芯片安装到电路板上后能达到更高的稳压精度,那么你可以为你的这款设计单独进行噪声余量计算。
本文着重电源部分设计的原理说明,电源噪声余量将使用±
2.5%这个值。
电源噪声余量计算非常简单,方法如下:
比如芯片正常工作电压范围为3.13V到3.47V之间,稳压芯片标称输出3.3V。
安装到电路板上后,稳压芯片输出3.36V。
那么容许电压变化范围为3.47-3.36=0.11V=110mV。
稳压芯片输出精度±
1%,即±
3.363*1%=±
33.6mV。
电源噪声余量为110-33.6=76.4mV。
计算很简单,但是要注意四个问题:
第一,稳压芯片输出电压能精确的定在3.3V么?
外围器件如电阻电容电感的参数也不是精确的,这对稳压芯片的输出电压有影响,所以这里用了3.36V这个值。
在安装到电路板上之前,你不可能预测到准确的输出电压值。
第二,工作环境是否符合稳压芯片手册上的推荐环境?
器件老化后参数还会和芯片手册上的一致么?
第三,负载情况怎样?
这对稳压芯片的输出电压也有影响。
第四,电源噪声最终会影响到信号质量。
而信号上的噪声来源不仅仅是电源噪声,反射串扰等信号完整性问题也会在信号上叠加噪声,不能把所有噪声余量都分配给电源系统。
所以,在设计电源噪声余量的时候要留有余地。
另一个重要问题是:
不同电压等级,对电源噪声余量要求不一样,按±
2.5%计算的话,1.2V电压等级的噪声余量只有30mV。
这是一个很苛刻的限制,设计的时候要谨慎些。
模拟电路对电源的要求更高。
电源噪声影响时钟系统,可能会引起时序匹配问题。
因此必须重视电源噪声问题。
电源完整性设计(3)电源系统的噪声来源
电源系统的噪声来源有三个方面:
第一,稳压电源芯片本身的输出并不是恒定的,会有一定的波纹。
这是由稳压芯片自身决定的,一旦选好了稳压电源芯片,对这部分噪声我们只能接受,无法控制。
第二,稳压电源无法实时响应负载对于电流需求的快速变化。
稳压电源芯片通过感知其输出电压的变化,调整其输出电流,从而把输出电压调整回额定输出值。
多数常用的稳压源调整电压的时间在毫秒到微秒量级。
因此,对于负载电流变化频率在直流到几百KHz之间时,稳压源可以很好的做出调整,保持输出电压的稳定。
当负载瞬态电流变化频率超出这一范围时,稳压源的电压输出会出现跌落,从而产生电源噪声。
现在,微处理器的内核及外设的时钟频率已经超过了600兆赫兹,内部晶体管电平转换时间下降到800皮秒以下。
这要求电源分配系统必须在直流到1GHz范围内都能快速响应负载电流的变化,但现有稳压电源芯片不可能满足这一苛刻要求。
我们只能用其他方法补偿稳压源这一不足,这涉及到后面要讲的电源去耦。
第三,负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降。
PCB板上任何电气路径不可避免的会存在阻抗,不论是完整的电源平面还是电源引线。
对于多层板,通常提供一个完整的电源平面和地平面,稳压电源输出首先接入电源平面,供电电流流经电源平面,到达负载电源引脚。
地路径和电源路径类似,只不过电流路径变成了地平面。
完整平面的阻抗很低,但确实存在。
如果不使用平面而使用引线,那么路径上的阻抗会更高。
另外,引脚及焊盘本身也会有寄生电感存在,瞬态电流流经此路径必然产生压降,因此负载芯片电源引脚处的电压
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