完整版第4章习题答案.docx
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完整版第4章习题答案
思考题:
题4.1.1按触发方式触发器可分为、
和
三类。
答:
电平触发、主从触发、边沿触发。
题4.1.2由与非门构成的RS锁存器输入信号不允许同时为
O
答:
0
题4.1.3触发器有个稳定状态,它可记录
位二进制码,
存储8位二进制信息需
要个触发器。
答:
2、1、8。
题4.1.4如果由或非门构成的RS锁存器输入信号同时为1,此时输出的原端Q和非端Q
为。
然后改变两输入信号为0,输出原端Q和非端Q为。
答:
0、不定(0,1或1,0)
题421在图421(b)中将C1改为C2,当C2有效时,1S、1R和C2。
答:
无关。
题422同步RS触发器和RS锁存器主要区别是。
答:
触发信号。
题423保证同步D触发器的输出稳定,要求输入有效信号的高电平至少需要。
答:
4tpdo
题424同步触发器的缺点是o
(A)抗干扰能力差(B)空翻现象(C)多次翻转(D)约束条件
答:
A、B、C、Do
题425同步D触发器和同步RS触发器相同之处是,不同之处是o
(A)空翻现象,约束条件(B)同步信号,空翻现象
(C)约束条件,空翻现象(D)时钟,同步信号
答:
A
题431具有约束条件的触发器有o
(A)主从RS触发器(B)由主从RS触发器组成D触发器
(C)主从JK触发器(D)由主从JK触发器组成D触发器
答:
A
题432具有一次翻转特性的触发器有o
(A)主从RS触发器(B)由主从RS触发器组成D触发器
(C)主从JK触发器(D)由主从JK触发器组成D触发器
答:
C、D
题433主从RS触发器不能完全克服多次翻转的原因是o
(A)主从RS触发器的主触发器工作原理和同步RS触发器相同
(B)主从RS触发器的从触发器工作原理和同步RS触发器相同
(C)输入信号R不稳定
(D)异步复位或置位不考虑时钟的到来就将输出清零或置1
答:
A
题434主从触发器的时钟在高电平时,将输入信号传递到。
在低电平时,将
信号传递到。
(A)从触发器输出(B)主触发器输出(C)JK触发器输出(D)D触发器输出
答:
B、A
题435主从JK触发器在时钟CP高电平时,输入信号J、K应保持。
在CP
变为低电平时,至少保持可将主触发器来的信号传递到输
(A)1tpd(B)2tpd(C)3tpd(D)4tpd
答:
C、D
题436T触发器的激励信号T=。
(A)QnQn1(B)QnQn1(C)TQn1(D)QnT
答:
A
题437主从触发器输入信号需要时钟CP时传到输出,改变输出状态。
(A)1个周期的低电平(B)1个周期的高电平(C)高电平时(D)低电平时答:
A、B
题441抗干扰能力最弱的触发器是。
(A)主从RS触发器(B)维持阻塞RS触发器
(C)主从JK触发器(D)由主从JK触发器组成D触发器
答:
A
题442没有空翻现象的触发器有。
(A)主从RS触发器(B)维持阻塞RS触发器
(C)维持阻塞D触发器(D)传输延迟JK边沿触发器
答:
B、C、D
题443维持阻塞RS触发器利用,在时钟CP的边沿传递数据,传输延迟D触
发器利用,在时钟CP的边沿传递数据,。
(A)门的延时(B)维持阻塞线(C)脉冲的低电平(D)高电平或低电平
答:
B、A
题444分析传输延迟JK触发器之后,发现CP在高电平时,输出状态。
CP在
低电平时,输出状态。
(A)不变(B)为0(C)为1(D)改变
答:
A、A
题445在时钟CP有效的情况下,触发器输出的新状态等于输入信号的是触发器。
(A)D(B)JK(C)RS(D)T
答:
D
题446D触发器的输入信号D在CP的上升沿到来前需要维持,CP的上升沿到
来后,时钟CP应保持。
(A)1tpd(B)2tpd(C)3tpd(D)4tpd
答:
B、C
题4.5.1指出下列哪种电路结构的触发器可以构成移位寄存器,哪些不能构成移位寄存器。
如果能够,请在()内画",否则画X。
(A)RS锁存器()(B)同步RS触发器()(C)主从JK触发器()
D)维持阻塞触发器()(E)用CMOS传输门组成的边沿触发器()
答:
X、///"
题4.5.2对于D触发器,如果令DQ,则D触发器可以完成触发器的逻辑功能。
答:
计数
题4.5.3有4个JK触发器的J和K全接高电平,第1个JK触发器的时钟接外加时钟信号,第
1个JK的输出Q作为第2个JK触发器的时钟,第2个JK的输出Q端作为第3个JK触发器的时钟,第3个的输出Q端作为第4个JK触发器的时钟,且每个JK触发器时钟为低电平有效,问电路完成什么功能?
。
若每个JK触发器时钟为高电平有效,问
电路又完成什么功能?
。
答:
加1十六进制计数、减1十六进制计数
题4.5.4JK触发器在CP脉冲作用下,能完成Qn+1=Qn的输入信号应为。
(A)J=K=0(B)J=Q,K=Q(C)J=Q,K=Q(D)J=Q,K=0(E)J=0,K=Q
答:
A、B、D、E
题4.5.5若D触发器的D端连在Q端上,经100个脉冲作用后,其次态为0,则现态应
为。
答:
0
题4.5.6主从RS触发器通过逻辑功能转换为D触发器,D触发器输出状态改变需要时钟的触
发方式为。
(A)上升边沿(B)高电平(C)低电平(D)—个脉冲(E)下降边沿
答:
D
习题与自检题
习题4.1在题图4.1(a)所示电路中,设现态Q1Q2Q3=000,分析经5个脉冲作用后,各触发
器的输出状态Q1Q2Q3是什么,经过几个脉冲又回到了初始状态。
(a)
题图4.1习题4.1图
解:
经过第1个脉冲的上升沿后,输出状态为100。
经过第2个脉冲的上升沿后,输出状态为110。
经过第3个脉冲的上升沿后,输出状态为111。
经过第4个脉冲的上升沿后,输出状态为011。
经过第5个脉冲的上升沿后,输出状态为001。
6个
习题4.2在由边沿JK触发器组成的两个电路,如题图4.2(a)、(b)所示。
试分析两个电路在逻辑功能上的相同之处。
题图4.2习题4.2图
解:
相同:
两者都是同步二进制计数器,状态循环为00t01t10宀00。
计数状态转换图
如题图4.2答所示。
不同:
图4.2(a)能自启动,图4.2(b)不能自启动。
当电路处于11状态时,图4.2(b)
电路始终保持此状态,不能进入三进制计数的循环状态。
而图4.2(a)电路处于11状态时,
只要来一个CP脉冲后,会翻转为00状态,并能继续正常计数。
题图4.2答
C,画出F1的波形。
题图4.3习题4.3图
A
B
C
Fi
F2
题图4.4习题4.4图
Fi,F2波形图题图4.3答所示。
解:
此题为触发器问题,只要写出触发方程即可画出波形
-O——TTM~~
-knrnnu
rrt■|
iiii1I
—■u—r
题图4.3答输入/输出波形
习题4.4分析题图4.4(a)电路,试叙述工作原理,并说明电路功能。
(a)
解:
电路结构类似边沿D触发器,是边沿RS触发器。
工作原理也类似边沿D触发器。
习题4.5试根据题图4.5(a)所示状态转换图写出特征方程和状态转换表。
(b)
题图4.5习题4.5状态转换图和状态转换表
解:
1.根据题图4.5(a)状态转换图写出状态转换表,如题表4.5答所示。
题表答4.5
X
Y
Qn
Qn+1
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
0
1
1
1
1
2.求特征方程先以X、Y、Qn为输入信号,Qn+1为输出信号,列出卡诺图,求出最简表达式。
特征方程为:
Qn1XQnXY
8KHz,分析输出端Qi的频率为多少?
具有什么逻辑功能?
习题4.6题图4.6(a)所示电路中,CP脉冲的频率均为
题图4.6习题4.6图
解:
题图4.6(a)所示电路中参数代入JK触发器特征方程,符合1位二进制计数器,又
是二分频器,所以输出是4KHz。
习题4.7题图4.7(a)是由一个主从JK触发器及三个非门构成的冲息电路”,图4.7图(b)
是时钟CP的波形,假定触发器及各个门的平均延迟时间都是6ns,试绘出输出Uo的波形。
题图4.7习题4.7图
解:
由题图4.7(a)所示电路知,
Sd=1=J=K=1,触发器初始状态Q=0,,则Uo=1。
Uo=1时,Q在时钟CP为下降沿延时6ns后,翻转为高电平,再经过18ns,Uo=0。
假设异步复位延时忽略,在增加
题图4.7答习题4.7输入/输出波形图
18ns,Uo=1。
由此得Q与Uo的波形如题图4.7答所示。
习题4.8题图4.9(a)所示电路由D触发器和全加器组成,其中C、S分别是全加器的进位输
出端以及和输出端,电路有两个输入端X和Y,—个输出端S。
1试求该电路的状态转换表。
2.画出在如题图4.9(b)所示输入信号的作用下,Q和S的波形,设初态为0。
CP_1一
CO
Y
(a)(b)
题图4.9习题4.8图
解:
1.根据加法器得出输出S、C与输入X、Y和Qn的真值表。
时钟CP的上升沿到来以
cp_n_-_n_n_r_n_
后,将D触发器的输入信号C传递到输出Qn+i,状态转换表如题表4.8答所示
题表4.8答
X
Y
Qn
S
C
Qn+1
0
0
0
0
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
1
1
0
1
1
1
0
0
1
0
0
1
0
1
0
1
1
1
1
0
0
1
1
1
1
1
1
1
1
S_n_[LFU
C
题图4.9答习题4.8波形图答案
2.先根据真值表作出C的波形图,再根据时钟的上升沿将信号C移到时钟的上升沿。
波形图如题图4.9答所示。
习题4.9请分析给出的VHDL描述的电路功能。
ENTITYregIS
PORT(d,clk:
INBIT;q1,q2:
OUTBIT);
ENDreg;
ARCHITECTUREreg_arcOFregIS
BEGIN
PROCESS
BEGIN
WAITUNTILclk=0xANDclk'EVENT;
q1<=d;
q2<=NOT(d);
ENDPROCESS;
ENDreg_arc;
解:
从程序中可以看出激活进程方式是WAITUNTIL。
进程语句中clk为低电平,而且是
刚刚发生时,即下降沿时激活进程。
信号d传到q1。
信号d取非之后传到q2。
每当进程的某个敏感信号发生变化时,进程内部的顺序行为语句就要依次地执行一次,
当进程的最后一句执行完后,进程就被挂起,当进程再次被激活时,再从第一句依次执行。
综上所示,可知VHDL描述的是下降边沿D触发器。
习题4.10题图4.10(a)所示电路是负边沿JK触发器组成的电路,它是一个单脉冲发生器。
题图4.10(b)所示是输入波形图,试画出输出Q1、Q2波形。
解:
数字设备中常需要一种被称为单脉冲发生器的装置。
在这种电路中,用一个按钮来
控制脉冲的产生。
每按一次按钮(不论时间长短),就输出一个脉宽一定的脉冲。
题图4.10答习题4.10波形答案
作业:
基本水平:
习题4.1,习题4.3,习题4.5,习题4.8,习题4.10。
思考4.1.3,4.1.4,4.2.2,4.2.4,4.2.5,4.3.3,4.3.6,4.4.2,4.4.3,4.4.5,4.4.6,4.5.1,4.5.3、4.5.5、4.5.6。
中等水平:
除上述习题和思考题外,包括其他习题和思考题。
熟练水平:
再选择部分自检题。
高级水平:
撰写研究论文。
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