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触发器是数字电路中的一种基本单元
触发器是数字电路中的一种基本单元
第5章触发器
5.1概述
触发器是数字电路中的一种基本单元,它与门电路配合,能构成各种各样的时序逻辑部件,如记数器、寄存器、序列信号发生器等。
一个触发器具有如下的特点:
①两个互补的输出端Q和Q;②“O”和“1”两个稳态;
③触发器翻转的特性;④记忆能力。
1.对触发器的基本要求
1)应该具有两个稳定状态——0状态和1状态
2)能够接收、保存和输出信号
2.触发器的现态和次态
现态——触发器接收输入信号之前的状态叫做现态,用Qn表示。
次态——触发器接收输入信号之后的状态叫做次态,用Qn+1表示。
3.触发器的分类
1)按照电路结构和工作特点分
基本触发器、同步触发器、主从触发器和边沿触发器
2)按照(在时钟控制下的)功能分
RS型触发器、D触发器、JK触发器、T触发器和T´触发器
4.时序逻辑电路
组合逻辑电路的特点是
电路的输出仅取决于当时的输入,与电路的历史状态无关。
即Z=F(X)。
时序逻辑电路的输出状态不仅与该时刻的输入有关,而且还与电路的历史状态有关。
由现在的输入状态和现在的输出状态共同决定下一次的输出状态。
电路特点
①输入、输出之间至少有一条反馈路径;
②电路中含有贮存单元。
时序电路的一般结构如图。
X为输入变量;
Z为输出变量;
Q为触发器的输出,称为
状态变量。
Qn表示现态,Qn+1
表示次态;状态是时序电路的
一个重要概念。
W为触发器的输入,也是时序电路的控制变量;CP为时钟脉冲。
5.描述时序电路逻辑功能的方法
(1)方程式:
①输出方程:
Z=F1(X,Qn)
②驱动方程:
W=F2(X,Qn)
③状态方程:
Qn+1=F3(W,Qn)
(2)状态表
反映输入、输出、现态、次态之间的关系的表格。
(3)状态图
反映时序逻辑电路的状态转换规律及相应输入出取值情况的几何图形。
(4)时序图
表示各信号,电路状态等的取值在时间上的对应关系。
构成时序逻辑电路常用存储单元是触发器。
5.2基本RS触发器
5.2.1由与非门组成
直接置0、置1,是构成各种不同功能触发器的基本单元。
用与非门构成的RS触发器及逻辑符号如图。
1.功能分析
触发器的状态指Q端的状态。
(1)RD=0,SD=1,则触发器置0。
在RD端加一
负脉冲(宽度>2tpd),电路将可靠地翻转为Q=0状
态,并保持下来。
Q=0态,称为“复位状态”。
RD端称为“复位端”或称直接置0端。
(2)RD=1,SD=0,则触发器置1。
在SD端加一
负脉冲(宽度>2tpd),电路将可靠地翻转为Q=1状
态,并保持下来。
Q=1态,称为“置位状态”。
SD端称为“置位端”或称直接置1端。
(3)RD=1,SD=1,则触发器保持原来的状态。
例如:
Q=1,Q、RD的全1使Q=0,Q的0又维持了Q的1,这是触发器的一个稳态。
同理,若Q=0,则触发器将保持另一个稳态—0态。
(4)RD=0,SD=0,
将迫使Q、
端同时出现1态,破坏了正常的互补状态。
对一个存储单元来说,这既不是“0”态,也不是“1”态,没有意义。
当RD、SD端的负脉冲同时撤消以后,则两门的输入有同时出现全1,于是,两门有争先恐后地向低电平翻转,触发器的状态不能确定。
(若是有先有后地撤消RD、SD端的负脉冲,则触发器的状态是确定的。
)
使用时,不许在RD、SD同时加信号!
2.描述功能的方法
状态转移真值表
RD
SD
Qn
Qn+1
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
0
1
1
0
1
×
×
有状态转移真值表、特性方程、状态转移图和时序图(工作波形)等。
(1)状态转移真值表
以表格的形式描述文字定义,也叫特性表。
根据上述分析,可列出基本RS触发器的状态转移真值表。
→
现态Qn:
触发器接收信号前的状态;
简化真值表
RD
SD
Qn+1
0
1
1
0
1
0
1
0
0
1
Qn
×
次态Qn+1:
触发器接收信号后的状态;
Qn与R、S一起决定Qn+1。
故列表时把Qn也
视为一个输入变量。
简化真值表→
(2)特性方程
次态的函数表达式。
表示了Qn+1与Qn及
输入(RD、SD)之间的关系。
(约束条件)或者RD+SD=1
(3)状态转移图和激励表
激励表
Qn→Qn+1
激励输入
Qn
Qn+1
RD
SD
0
0
1
1
0
1
0
1
×
1
0
1
1
0
1
×
状态转移图:
说明状态转换方向及条件的图形。
激励表:
欲使触发器从Qn→Qn+1的各种情况下,
要求输入所具有的条件。
也称驱动表。
状态图和激励表是分析设计时序电路的重要工具。
通过它们,不但能看出在某种数据输入下触发器的次态,而且也能知道要触发器从一种状态变为另一种状态时所必须的输入条件。
5.2.2由或非门组成的RS触发器
由或非门构成的RS触发器
简化真值表
RD
SD
Qn+1
0
0
1
1
0
1
0
1
Qn
1
0
×
特性方程
(约束条件)
由正脉冲触发。
注意真值表、特性方程和状态图的差别。
分析从略。
4.基本RS触发器的应用
①可以存放一位二进制数码;
②构成消抖动电路。
(也称单脉冲发生器,见教材P177之图5.2.7)
基本RS触发器结构简单,是构成其它类型触发器的基础。
存在问题:
RS之间有约束,直接控制。
5.2.3集成基本触发器
1.CMOS集成基本触发器
CC4044------4RS基本触发器与非门构成、16脚、三态输出、输入低电平有效、违约Q和
端均输出0;
CC4043------4RS基本触发器
或非门组成、16脚、三态输出、输入高电平有效、违约Q和
端均输出1;
2.TTL集成基本触发器
74279、74LS279---------
4个基本RS触发器、违约Q和
端均输出1,内部电路及管脚如下。
5.3钟控触发器
基本RS触发器是直接置“0”、置“1”的。
有时,我们希望R、S信号只在特定时间内起作用。
或者说,按一定的时间节拍把R、S信号送入触发器中。
这需要在基本RS触发器的基础上,再加两个引导门及一个控制端,从而出现了各种时钟控制的触发器,也称同步触发器。
5.3.1钟控RS触发器
①关于CP
后沿
前沿
不使能
CP是一个
标准矩形脉冲
信号,称为
使能
“时钟脉冲”
(ClockPulse)。
CP=1期间记为“使能”;
4.主要特点
主从控制,时钟脉冲触发
CP=1主触发器接受输入信号
CP下降沿从触发器按照主触发器的内容更新状态。
从触发器输出端的变化只能发生在CP的下降沿。
5.4.2主从JK触发器
1.电路结构
解决R、S之间有约束的问题,增加功能,引入JK触发器。
由于
,
,所以S和R不会同时为1。
2.工作原理
CP高电平时触发器接收信号并暂存(即主触发器状态由J、K决定,从触发器状态保持不变)。
C下降沿从触发器翻转(从触发器状态与主触发器状态一致)。
CP低电平时,主触发器封锁J、K不起作用,要求CP高电平期间J、K的状态保持不变。
①J=K=0,触发器保持原状态。
②J=0,K=1,若现态为0,则保持0;若现态为1,则触发器被置0。
③J=1,K=0,若现态为0,则触发器被置1;若现态为1,则保持1。
④J=1,K=1,若现态为0,则触发器被置1;若现态为1,则触发器被置0。
JK触发器的简化真值表
CP
J
K
Qn+1
0
1
1
1
1
×
0
0
1
1
×
0
1
0
1
Qn
Qn
0
1
Qn
3.JK触发器的状态表
简化真值表→
4.JK触发器的特性方程
由状态表填入卡诺图,求得特性方程为:
Qn+1=
JK触发器的激励表
Qn→Qn+1
激励输入
Qn
Qn+1
J
K
0
0
1
1
0
1
0
1
0
1
×
×
×
×
1
0
5.JK触发器的状态图和激励表
状态图和激励表是选用JK触发器设计时序电路的工具,图、表形式不同,掌握一种即可
6.主要特点
第一步:
CP由0→1和=1期间,主触发器打开,接收信号。
在这一步中,输入信号仅决定了主触发器的状态,并不能直接影响从触发器的状态,即不能直接控制输出。
第二步:
CP由1返回到0时:
从触发器打开,接收CP=1期间存入主触发器的信号,并更新状态。
此时,由于CP变为0,故主触发器被封锁,不接收输入信号,这就彻底解决了直接控制问题。
一次变化问题影响了抗干扰能力。
5.5集成边沿触发器
5.5.1边沿D触发器
本着“了解原理,掌握功能”的原则,现在介绍一下CMOS边沿触发器。
1.电路结构
2.工作原理
CC4013功能表
CP
D
RD
SD
Qn+1
↑
↑
×
×
×
1
0
×
×
×
0
0
0
1
1
0
0
1
0
1
1
0
1
0
0
0
1
0
1
0
CP=0期间,TG1通、TG2断,主触发器接收D信号,送到Q′(=D)端。
此时TG3断,Q′不会影响从触发器。
TG4通,G3、G4构成基本RS触发器,从触发器保持原来的状态。
CP由0→1和CP=1期间,TG1断,D信号不影响主触发器。
TG2通,G1、G2构成基本RS触发器,保持CP由0→1这一短暂时间内反映到Q′端的信号。
TG3通,TG4断,Q′端的信号传到输出端,使Q=D。
特性方程:
Qn+1=DCP↑(CP↑可以隐含,不用写出来。
)
可见D触发器的状态转换发生在CP由0→1瞬间,即CP上升沿。
且仅接受上升沿之前瞬间的D信号。
所以,现态与次态的划分以CP上升沿为基准。
SD、RD为直接置1、置0端,与CP无关,所以也叫异步置1、置0端。
从集成双D触发器CC4013的功能表看出,当SD、RD同为“1”时,将出现Q和
端均为“0”态的不正常现象,所以SD与RD之间有约束,应保证SDRD=0这一条件。
不需要SD、RD的时候应接“0”。
3.波形
由于D触发器的状态转换发生在CP由0→1瞬间,即CP上升沿。
因此画波形时,现态与次态的划分以CP上升沿为基准。
假设初始状态为0
5.5.2边沿JK触发器
1.电路结构
CC4027的功能表
CP
J
K
RD
SD
Qn+1
×
×
↑
↑
↑
↑
×
×
×
0
0
1
1
×
×
×
0
1
0
1
×
0
1
0
0
0
0
1
1
0
0
0
0
0
1
1
0
Qn
0
1
0
0
1
1
0
Qn
0
从上图看出,与D触发器的不同点仅在于输入端增加了控制门。
符号为:
其特性方程为:
D=(J+Qn)
=
因此Qn+1=D=
产品CC4027的功能表如表所示
2.主要特点
(1)CP的上升沿或下降沿触发
(2)抗干扰能力极强,工作速度很高,在触发沿瞬间,按
的规定更新状态;
(3)功能齐全(保持、置1、置0、翻转),使用方便。
3.集成触发器的逻辑符号
5.5.3边沿触发器功能分类、功能表示方法及转换
1.边沿触发器逻辑功能分类
(1)JK型触发器
1)定义:
在CP作用下,J、K取值不同时,具有保持、置0、置1、翻转功能的电路,都叫做JK型触发器。
2)逻辑符号、特性表和特性方程
CP
J
K
Qn+1
0
1
1
1
1
×
0
0
1
1
×
0
1
0
1
Qn
Qn
0
1
符号特性表
特性方程
(2)D型触发器
1)定义:
在CP作用下,D取值不同时,具有置0、置1功能的电路,都叫做D型触发器
2)逻辑符号、特性表和特性方程
符号特性表
CP
D
Qn+1
0
1
1
×
0
1
Qn
0
1
特性方程
(3)T型触发器
1)定义:
在CP作用下,当T=0时保持状态不变,T=1时状态翻转的电路,叫T型时钟触发器。
符号特性表
CP
T
Qn+1
0
1
1
×
0
1
Qn
Qn
特性方程
(4)T’‘型触发器
1)定义
每来一个CP就翻转一次的电路叫T’型时钟触发器
2)逻辑符号、特性表和特性方程
符号特性表
CP
Qn
Qn+1
0
1
1
×
0
1
Qn
1
0
特性方程
2.边沿触发器逻辑功能表示方法
(1)特性方程
D触发器的特性方程
JK触发器的特性方程
(2)特性表
(3)卡诺图
(4)状态图状态0、1;转换条件;箭头表示状态转换情况
(5)时序图(工作波形图)
5.6触发器的电气特性
5.6.1静态特性
1.直流参数
集成触发器的直流参数和与非门的直流参数是一样的,主要参数的定义及测定方法也大致相同。
例如:
①输出高电平UOH和输出低电平UOL
CP端悬空,
接地,
接正电源,测Q端电平为UOL,测
端电平为UOH;
接地,
接正电源,测Q端电平为UOH,测
端电平为UOL。
②输入低电平电流IIL(输入短路电流)
将各输入端依次轮流接地所测
出的电流。
测某一输入端时,应将
其它输入端悬空或接高电平,以免
分流。
5.6.2动态特性
在工作中,触发器的CP及输入信号之间有个相互配合问题。
(1)对输入信号的要求
①应领先于CP边沿一段时间进入稳态,这段时间称为建立时间tset;
②CP有效边沿到达后要保持一段时间,这段时间称为保持时间th。
(2)对CP信号的要求
①应使CP=1的宽度tWHmin≥th,让Q、
全部翻转完毕所需要的时间。
②应使CP=0的时间tWLmin≥tset,即不低于D信号建立所需要的时间。
(3)最高工作频率fmax
触发器接成
触发器,且带规定负载时,所允许的最高CP频率。
fmax≤
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- 触发器 数字电路 中的 一种 基本 单元