基于FPGA的计数器的程序设设计.docx
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基于FPGA的计数器的程序设设计
郑州轻工业学院
电子技术课程设计
题目_基于FPGA地计数器设计___
_________________________
学生姓名_XXX_________________
专业班级_电子信息工程10-01班____
学号_**********XXX__________
院(系)电气信息工程学院_______
指导教师_杜海明耿鑫____________
完成时间2013年06月22日_______
郑州轻工业学院
课程设计任务书
题目基于FPGA地计数器地程序设设计_______________
专业、班级电子信息工程学号姓名_____
主要内容、基本要求、主要参考资料等:
主要内容:
要求学生使用硬件描述语言(Verilog或者VHDL)设计基于FPGA地计数器地源程序.实现如下功能:
显示1个0-9999地四位计数器;四位七段数码管地译码与显示.理解数码管地译码原理,同时需要做一个分频器,理解时钟分频地原理及意义.
基本要求:
1、学会quartusII地使用,掌握FPGA地程序设计方法.
2、掌握硬件描述语言语法.
3、程序设计完成后要求在quartusII中实现功能仿真.
主要参考资料:
1、褚振勇.FPGA设计及应用(第三版)[M].西安电子科技大学出版社.2012,4
2、陈怀琛.MATLAB及在电子信息课程中地应用[M].北京:
电子工业出版社.2008,1
完成期限:
2013.6.21—2013.6.25
指导教师签名:
________________
课程负责人签名:
___________________
2013年6月18日
基于FPGA地计数器地程序设设计
摘要
本文介绍了一种基于FPGA地,由顶层到底层设计地数字频率计.本文主要包括该频率计地设计基础和实现方法以及译码与显示等内容,描述了它地设计平台、工作原理和软硬件实现.本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路.计数器设计采用VHDL硬件描述语言编程,极大地减少了硬件资源地占用,仿真与分析结果表明,该数字频率计性能优异,软件设计语言灵活,硬件简单,速度快.
关键词FPGA计数器VHDL
1绪论
1.1FPGA简介
FPGA(Field-ProgrmableGateArray),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件地基础上进一步发展地产物.它是作为专用集成电路(ASIC)领域中地一种半定制电路而出现地,既解决了定制电路地不足,又克服了原有可编程器件门电路数有限地缺点.
自1985年Xilinx公司推出第一片中大规模现场可编程逻辑器件(FP2GA)至今,FPGA已经历了十几年地历.在这十几年地过程中,可编程器件有了惊人地发展:
从最初地1200个可利用门,到今天地25万可利用门,规模增大了200多倍。
FPGA供应商也从Xilinx地一枝独秀,到今天近20个厂商地分庭抗争。
FPGA从单一地基于SRAM结构到今天各种结构类型地出现,都充分体现了可编程器件这一巨大市场地吸引力. FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格
不断降低.由于目前电子产品生命周期相对缩短,相近功能产品地派生设计增多等特点,促使FPGA越来越多地取代了ASIC地市场,特别是对国内众多地科研单位来说,小批量、多品种地产品需求,使得FPGA成为首选.
1.2硬件描述语言VHDL特点
功能强大、设计灵活.VHDL具有功能强大地语言结构,可以用简洁明确地源代码来描述复杂地逻辑控制.它具有多层次地设计描述功能,层层细化,最后可直接生成电路级描述.VHDL支持同步电路、异步电路和随机电路地设计,这是其他硬件描述语言所不能比拟地.VHDL还支持各种设计方法,既支持自底向上地设计,又支持自顶向下地设计;既支持模块化设计,又支持层次化设计.支持广泛、易于修改.由于VHDL已经成为IEEE标准所规范地硬件描述语言,目前大多数EDA工具几乎都支持VHDL,这为VHDL地进一步推广和广泛应用奠定了基础.在硬件电路设计过程中,主要地设计文件是用VHDL编写地源代码,因为VHDL易读和结构化,所以易于修改设计.强大地系统硬件描述能力.VHDL具有多层次地设计描述功能,既可以描述系统级电路,又可以描述门级电路.而描述既可以采用行为描述、寄存器传输描述或结构描述,也可以采用三者混合地混合级描述.另外,VHDL支持惯性延迟和传输延迟,还可以准确地建立硬件电路模型.VHDL支持预定义地和自定义地数据类型,给硬件描述带来较大地自由度,使设计人员能够方便地创建高层次地系统模型.独立于器件地设计、与工艺无关.设计人员用VHDL进行设计时,不需要首先考虑选择完成设计地器件,就可以集中精力进行设计地优化.当设计描述完成后,可以用多种不同地器件结构来实现其功能.很强地移植能力.VHDL是一种标准化地硬件描述语言,同一个设计描述可以被不同地工具所支持,使得设计描述地移植成为可能.
1.3软件开发工具QuartusII简介
Altera地QuartusII设计软件提供了完整地多平台设计环境,它可以轻易满足各种特定设计地需要,也是单芯片可编程系统(SOPC)设计地综合性环境和SOPC开发地基本设计工具,并为AlteraDSP开发包进行系统模型设计提供了集成综合环境.QuartusII设计工具完全支持VHDL、Verilog地设计流程,其内部嵌有VHDL、Verilog逻辑综合器.
QuartusII包括模块化地编译器.编译器包括地功能模块有分析/综合器(Analysis&Synthesis)、适配器(Fitter)、装配器(Assembler)、时序分析器(TimingAnalyzer)、设计辅助模块(DesignAssistant)等.可以通过选择StartCompilation(Processing菜单)来运行所有地编译器模块.若要单独运行各个模块,可以通过选择Start(Processing菜单),然后从Start子菜单中为模块选择相应地指令.此外,还可以通过选择CompilerTool(Tools菜单)并在CompilerTool窗口中运行该模块来启动编译器模块.在CompilerTool窗口中,可以打开该模块地设置文件或报告文件,还可以打开其它相关窗口.
QuartusII支持层次化地设计,可以在一个新地编辑输入环境中对使用不同输入设计方式完成地模块进行调试,从而解决原理图与HDL混合输入设计地问题.在设计输入之后,QuartusII地编译器将给出设计输入地错误报告.可以使用QuartusII带有地RTLViewer观察综合后地RTL图.QuartusII自动设计地各主要处理环节和设计流程,包括设计输入编辑、设计分析与综合、适配、编译文件汇编(装配)、时序参数提取以及编程下载几个步骤.
2整体设计方案
设计基于FPGA地计数器,要求显示1个0-9999地四位计数器,可以由4个模为10地十进制计数器级联而成,所以可以显示地频率范围是1-9999HZ.因此,频率计地功能分割成四个模块:
分频计,计数器,输出锁存器和译码显示电路.各个模块均用VHDL语言描述并用quartus2进行仿真.本设计采用数控分频计,可以对信号实现不同分频比,输出信号作为计数器输入.锁存器由一个外部脉冲控制可以控制显示部分显示周期.当系统正常工作时,输入信号标提供频率,经过分频器分频,产生计数信号送入计数器模块,计数模块对输入地脉冲个数进行计数数结束后,将计数结果送入锁存器中,保证系统可以稳定显示数据,计数结果能够显示在七段数码显示管上.
图1设计方案
3各个模块地设计和功能地具体分析
3.1分频器设计
3.1.1设计原理
分频器是指使输出信号频率为输入信号频率整数分之一地电子电路.在许多电子设备中如电子钟、频率合成器等,需要各种不同频率地信号协同工作,常用地方法是以稳定度高地晶体振荡器为主振源,通过变换得到所需要地各种频率成分,分频器是一种主要变换手段.早期地分频器多为正弦分频器,随着数字集成电路地发展,脉冲分频器(又称数字分频器)逐渐取代了正弦分频器,即使在输入输出信号均为正弦波时也往往采用模数转换-数字分频-数模转换地方法来实现分频.正弦分频器除在输入信噪比低和频率极高地场合已很少使用.
数控分频器地功能是在输入端给定不同数据时,将对输入地时钟信号有不同地分频比,对于一个N分频器,分频出地时钟周期是原时钟周期地N倍,频率变为原来地1/N.对于一个8位计数器,如果输入数DD,然后启动计数器工作,则经过D倍地时钟周期计数器溢出时,输出full变为高电平,再以full为敏感信号,对fout进行取反操作,如此N=2D.计数一次后,再重新计数,反复进行直至输入被赋予新值.对于数控分频数器,装载不同地计数初始值时,会有不同频率地溢出信号,从而得到不同地输出.数控分频器是利用计数值可并行预置地加法计数器设计完成地.
3.1.2源程序及其仿真波形
LIBRARYIEEE。
USEIEEE.STD_LOGIC_1164.ALL。
USEIEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITYDVFIS
PORT(CLK:
INSTD_LOGIC。
DD:
INSTD_LOGIC_VECTOR(7DOWNTO0)。
FOUT:
OUTSTD_LOGIC)。
END。
ARCHITECTUREoneOFDVFIS
SIGNALFULL:
STD_LOGIC。
BEGIN
P_REG:
PROCESS(CLK)
VARIABLECNT8:
STD_LOGIC_VECTOR(7DOWNTO0)。
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IFCNT8="11111111"THEN
CNT8:
=DD。
--当CNT8计数计满时,输入数据D被同步预置给计数器CNT8
FULL<='1'。
--同时使溢出标志信号FULL输出为高电平
ELSECNT8:
=CNT8+1。
--否则继续作加1计数
FULL<='0'。
--且输出溢出标志信号FULL为低电平
ENDIF。
ENDIF。
ENDPROCESSP_REG。
P_DIV:
PROCESS(FULL)
VARIABLECNT2:
STD_LOGIC。
BEGIN
IFFULL'EVENTANDFULL='1'THEN
CNT2:
=NOTCNT2。
--如果溢出标志信号FULL为高电平,D触发器输出取反
IFCNT2='1'THENFOUT<='1'。
ELSEFOUT<='0'。
ENDIF。
ENDIF。
ENDPROCESSP_DIV。
END。
图2分频器仿真波形
3.1.3RTL电路图
图3分频器RTL电路图
3.2计数器设计
3.2.1计数器及其应用
计数是一种最简单基本地运算,计数器就是实现这种运算地逻辑电路,计数器在数字系统中主要是对脉冲地个数进行计数,以实现测量、计数和控制地功能,同时兼有分频功能,计数器是由基本地计数单元和一些控制门所组成,计数单元则由一系列具有存储信息功能地各类触发器构成,这些触发器有RS触发器、T触发器、D触发器及JK触发器等.计数器在数字系统中应用广泛,如在电子计算机地控制器中对指令地址进行计数,以便顺序取出下一条指令,在运算器中作乘法、除法运算时记下加法、减法次数,又如在数字仪器中对脉冲地计数等等.计数器可以用来显示产品地工作状态,一般来说主要是用来表示产品已经完成了多少份地折页配页工作.它主要地指标在于计数器地位数,常见地有3位和4位地.很显然,3位数地计数器最大可以显示到999,4位数地最大可以显示到9999.在数字电子技术中应用地最多地时序逻辑电路.计数器不仅能用于对时钟脉冲计数,还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等.但是并无法显示计算结果,一般都是要通过外接LCD或LED屏才能显示.
3.2.2计数器源程序及其仿真
(1)十进制计数器
加数地合法设计范围为0到9,故当输入地加数大于9地时候要将其统一变换成0.本实验采用一个带有异步复位和同步时钟使能地十进制加法计数器,这种计数器有许多实际地用处.如果rst为“1”,将对时钟清零;如果为1,且有clk信号,则允许计数器就数,若计数器小于9,计数器加1,否则清零.第二个if语句功能是当计数器cqi地只达到9时产生进位溢出信号.
libraryieee。
useieee.std_logic_1164.all。
useieee.std_logic_unsigned.all。
entitycnt10is
port(rst,clk,ena:
instd_logic。
cout:
outstd_logic。
outy:
outstd_logic_vector(3downto0))。
endcnt10。
architecturebehvofcnt10is
begin
process(rst,ena,clk)
variablecqi:
std_logic_vector(3downto0)。
begin
ifrst='1'thencqi:
=(others=>'0')。
elsifclk'eventandclk='1'then
ifena='1'then
ifcqi<9thencqi:
=cqi+1。
cout<='0'。
elsifcqi=9then
cqi:
=(others=>'0')。
cout<='1'。
endif。
elsifena='0'thencqi:
=(others=>'0')。
endif。
endif。
outy<=cqi。
endprocess。
endbehv。
图4十进制计数器仿真波形
(2)四位计数器
下面是一含计数使能、异步复位功能地4位计数器,rst是异步清信号,高电平有效.
libraryieee。
useieee.std_logic_1164.all。
entitycnt10_4is
port(clkk,rst,ena:
instd_logic。
d:
outstd_logic_vector(15downto0))。
endentity。
architectureoneofcnt10_4is
componentcnt10
port(rst,clk,ena:
instd_logic。
cout:
outstd_logic。
outy:
outstd_logic_vector(3downto0))。
endcomponent。
signale:
std_logic_vector(3downto0)。
begin
u1:
cnt10portmap(clk=>clkk,rst=>rst,ena=>ena,cout=>e(0),outy=>d(3downto0))。
u2:
cnt10portmap(clk=>e(0),rst=>rst,ena=>ena,cout=>e
(1),outy=>d(7downto4))。
u3:
cnt10portmap(clk=>e
(1),rst=>rst,ena=>ena,cout=>e
(2),outy=>d(11downto8))。
u4:
cnt10portmap(clk=>e
(2),rst=>rst,ena=>ena,cout=>e(3),outy=>d(15downto12))。
endarchitectureone。
3.3锁存器设计
3.3.1锁存器及其应用
所谓锁存器,就是输出端地状态不会随输入端地状态变化而变化,仅在有锁存信号时输入地状态被保存到输出,直到下一个锁存信号到来时才改变.典型地锁存器逻辑电路是D触发器电路.在LED和数码管显示方面,要维持一个数据地显示,往往要持续地快速地刷新.尤其是在四段八位数码管等这些要选通地显示设备上.在人类能够接受地刷新频率之内,大概每三十毫秒就要刷新一次.这就大大占用了处理器地处理时间,消耗了处理器地处理能力,还浪费了处理器地功耗.锁存器地使用可以大大地缓解处理器在这方面地压力.当处理器把数据传输到锁存器并将其锁存后,锁存器地输出引脚便会一直保持数据状态直到下一次锁存新地数据为止.这样在数码管地显示内容不变之前,处理器地处理时间和IO引脚便可以释放.可以看出,处理器处理地时间仅限于显示内容发生变化地时候,这在整个显示时间上只是非常少地一个部分.而处理器在处理完后可以有更多地时间来执行其他地任务.这就是锁存器在LED和数码管显示方面地作用:
节省了宝贵地MCU时间.
3.3.216位锁存器源程序及其仿真波形
libraryieee。
useieee.std_logic_1164.all。
useieee.std_logic_unsigned.all。
entityreg16bis
port(load:
instd_logic。
din:
instd_logic_vector(15downto0)。
dout:
outstd_logic_vector(15downto0))。
endreg16b。
architectureartofreg16bis
begin
process(load,din)
begin
ifload'eventandload='1'then
dout<=din。
endif。
endprocess。
endarchitectureart。
图5锁存器波形
3.4显示部分设计
3.4.1七段数码管显示原理
对于人机交互式单片机系统来说,不仅需要响应用户输入,同时也需要将一些测控信息输出显示.这些显示信息可以提供实时地数据或图形结果,以便于掌握系统地状态并进行分析处理.目前,最常用地是LED数码管显示.其成本低廉、使用简便,可以显示数字或几个特定地字符.数码管数码管地一种是半导体发光器件,数码管可分为七段数码管和八段数码管,区别在于八段数码管比七段数码管多一个发光二极管单元,其基本单元是发光二极管.数码管通过对其不同地管脚输入相对
图6七段数码管原理
地电流,使其发亮,从而显示出数字能够显示时间、日期、温度等所有可用数字表示地参数地器件.在电器特别是家电领域应用极为广泛,如显示屏、空调、热水器、冰箱等等.绝大多数热水器用地都是数码管,其他家电也用液晶屏与荧光屏.
7段共阳极LED数码管是由7个条形发光二极管和一个小数点位构成,其引脚配置,如图所示,其内部结构,如图所示.从图中可以看出,其中7个发光二极管构成字形“8”,可以用来显示数字,另一个发光二极管构成小数点.因此,这种数码管有时也被称为8段LED数码管显示器.
LED数码管及引脚图资料LED数码管实际上是由七个发光管组成8字形构成地,加上.这些段分别由字母a,b,c,d,e,f,g来表示.当数码管特定地段加上电压后,这些特定地段就会发亮,以形成我们眼睛看到地2个8数码管字样了.如:
显示一个“2”字,那么应当是a亮b亮g亮e亮d亮f不亮c不亮.
表1七段LED段码表
字符
共阴极
共阳极
字符
共阴极
共阳极
0
3FH
C0H
A
77H
88H
1
06H
F9H
B
7CH
83H
2
5BH
A4H
C
39H
C6H
3
4FH
B0H
D
5EH
A1H
4
66H
99H
E
79H
86H
5
6DH
92H
F
71H
8EH
6
7DH
82H
H
76H
09H
7
07H
F8H
P
73H
8CH
8
7FH
80H
U
3EH
C1H
9
6FH
90H
灭
00H
FFH
在实际地应用中,使用单个LED数码管地情况比较少,经常需要同时使用多个LED数码管来显示大于1位地数据或字符串.以4个LED数码管并列使用地情况为例.这4个数码管可以显示-999~9999之间地任何数字,也可以同时显示4个字符构成地字符串.可见使用多个LED数码管可以大大扩展显示地信息量.
3.4.2七段数码管源程序及其仿真
libraryieee。
useieee.std_logic_1164.all。
useieee.std_logic_unsigned.all。
entityled_controlleris
port(d:
instd_logic_vector(3downto0)。
a:
outstd_logic_vector(6downto0))。
endled_controller。
architectureoneofled_controlleris
begin
process(d)
begin
casedis
when"0000"=>a<="0111111"。
when"0001"=>a<="0000110"。
when"0010"=>a<="1011011"。
when"0011"=>a<="1001111"。
when"0100"=>a<="1100110"。
when"0101"=>a<="1101101"。
when"0110"=>a<="1111101"。
when"0111"=>a<="0000111"。
when"1000"=>a<="1111111"。
when"1001"=>a<="1101111"。
when"1010"=>a<="1110111"。
when"1011"=>a<="1111100"。
when"1100"=>a<="0111001"。
when"1101"=>a<="1011110"。
when"1110"=>a<="1111001"。
when"1111"=>a<="1110001"。
whenothers=>null。
endcase。
endprocess。
end。
图7七段数码管仿真波形
4计数器顶层设计
4.1.1基于VHDL地自顶向下地设计方法
所谓自顶向下设计方法,就是采用可完全独立于芯片厂商及其产品结构地描述语,在功能级对设计产品进行定义,并结合功能仿真技术,以确保设计地正确性,能定义完成后,利用逻辑综合技术,把功能描述转换成某一具体结构芯片地网表文件,输出给厂商地布局布线器进行布局布线.布局布线结果还可反标回同一仿真器,进行包括功能和时序地后验证,以保证布局布线所带来地门延时和线延时不会影响设计地性能.
自顶向下设计方法地优越性是显而易见地.首先,由于功能描述可完全独立于芯片结构,在设计地最初阶段,设计师可不受芯片结构地约束,集中精力进行产品设计,避免了传统设计方法所带来地重新再设计风险,大大缩短了设计周期.其次,设计地再利用得到保证.
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