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CMOS集成电路制造基础工艺
CMOS集成电路制造工艺
从电路设计到芯片完毕离不开集成电路制备工艺,本章重要简介硅衬底上CMOS集成电路制造工艺过程。
有些CMOS集成电路涉及到高压MOS器件(例如平板显示驱动芯片、智能功率CMOS集成电路等),因而高低压电路兼容性就显得十分重要,在本章最后将重点阐明高低压兼容CMOS工艺流程。
1.1 基本制备工艺过程
CMOS集成电路制备工艺是一种非常复杂而又精密过程,它由若干单项制备工艺组合而成。
下面将分别简要简介这些单项制备工艺。
1.1.1衬底材料制备
任何集成电路制造都离不开衬底材料——单晶硅。
制备单晶硅有两种办法:
悬浮区熔法和直拉法,这两种办法制成单晶硅具备不同性质和不同集成电路用途。
1 悬浮区熔法
悬浮区熔法是在20世纪50年代提出并不久被应用到晶体制备技术中。
在悬浮区熔法中,使圆柱形硅棒固定于垂直方向,用高频感应线圈在氩气氛围中加热,使棒底部和在其下部接近同轴固定单晶籽晶间形成熔滴,这两个棒朝相反方向旋转。
然后将在多晶棒与籽晶间只靠表面张力形成熔区沿棒长逐渐向上移动,将其转换成单晶。
悬浮区熔法制备单晶硅氧含量和杂质含量很低,通过多次区熔提炼,可得到低氧高阻单晶硅。
如果把这种单晶硅放入核反映堆,由中子嬗变掺杂法对这种单晶硅进行掺杂,那么杂质将分布得非常均匀。
这种办法制备单晶硅电阻率非常高,特别适合制作电力电子器件。
当前悬浮区熔法制备单晶硅仅占有很小市场份额。
2 直拉法
随着超大规模集成电路不断发展,不但规定单晶硅尺寸不断增长,并且规定所有杂质浓度能得到精密控制,而悬浮区熔法无法满足这些规定,因而直拉法制备单晶越来越多地被人们所采用,当前市场上单晶硅绝大某些采用直拉法制备得到。
拉晶过程:
一方面将预解决好多晶硅装入炉内石英坩埚中,抽真空或通入惰性气体后进行熔硅解决。
熔硅阶段坩埚位置调节很重要。
开始阶段,坩埚位置很高,待下部多晶硅熔化后,坩埚逐渐下降至正常拉晶位置。
熔硅时间不适当过长,否则掺入熔融硅中会挥发,并且坩埚容易被熔蚀。
待熔硅稳定后即可拉制单晶。
所用掺杂剂可在拉制前一次性加入,也可在拉制过程中分批加入。
拉制氛围由所规定单晶性质及掺杂剂性质等因素拟定。
拉晶时,籽晶轴以一定速度绕轴旋转,同步坩埚反方向旋转,大直径单晶收颈是为了抑制位错大量地从籽晶向颈部如下单晶延伸。
收颈是靠增大提拉速度来实现。
在单晶生长过程中应保持熔硅液面在温度场中位置不变,因而,坩埚必要自动跟踪熔硅液面下降而上升。
同步,拉晶速度也应自动调节以保持等直生长。
所有自动调节过程均由计算机控制系统或电子系统自动完毕。
1.1.2光刻
光刻是集成电路制造过程中最复杂和核心工艺之一。
光刻工艺运用光敏抗蚀涂层(光刻胶)发生光化学反映,结合刻蚀办法把掩模版图形复制到圆硅片上,为后序掺杂、薄膜等工艺做好准备。
在芯片制造过程中,会多次重复使用光刻工艺。
当前,为了制造电子器件要采用多达24次光刻和多于250次单独工艺环节,使得芯片生产时间长达一种月之久。
当前光刻已占到总制导致本1/3以上,并且还在继续提高。
光刻重要工艺环节涉及:
光刻胶涂覆,掩模与曝光,光刻胶显影,腐蚀和胶剥离。
下面分别进行简要简介:
1光刻胶涂覆
光刻胶是一种有机光敏化合物。
按照胶极性可分为正性光刻胶和负性光刻胶。
光刻胶在曝光之后,被浸入显影溶液中,在显影过程中,正性光刻胶爆过光区域溶解速度要快得多,抱负状况下,未曝光区域保持不变。
负性光刻胶正好相反,在显影剂中未曝光区域将溶解,而曝光区域被保存。
正胶辨别率往往较好,因而在集成电路制造中应用更为普及。
在光刻胶涂覆前,硅片要进行热解决以去除湿气,并且经粘附增强剂解决,然后用光刻胶溶液旋转涂覆。
在一种高温热板上,溶剂挥发掉,通过选取光刻胶粘度和涂覆旋转速度,使光刻胶固化为十分均匀薄膜,厚度约为1~2微米。
2 掩模与曝光
掩模版与圆片对准至关重要,它将限制芯片集成密度和电路性能,因而在当代集成电路制造工艺中,采用了各种办法以保证掩模版与圆片对准。
(1)多数步进机中,圆片并不直接对准掩模,而是圆片和掩模通过各自光路,对准于曝光系统光学链上。
如果这两个对准过程不是精准匹配,就会发生对准误差。
为了避免这些系统误差,要周期性做基线校准解决。
(2)超过和缩进消除。
在接触式、接近式和扫描投影光刻机中,超过和缩进普通是由于圆片在一系列工艺过程中由温度引起物理尺寸变化而导致。
步进机以全局对准模式可以减轻这个问题,应用良好逐个位置对准办法甚至可以完全消除它。
此外,该类型误差也容易由于掩模温度少量变化而产生。
(3)掩模材料选取。
石英由于具备较低热膨胀系数(
),常被选做制作掩模材料。
为了避免一整块8英寸掩模产生不不大于0.1微米膨胀,需要掩模温度变化控制0.75℃。
当大量光穿过掩模时,这个条件并不容易达到。
亚微米步进机应用先进曝光系统控制掩模温度,以尽量减小这个问题。
此外对准记号畸变也也许导致芯片旋转和对不准。
曝光办法重要有光学曝光、离子束曝光、电子束曝光和X射线曝光等。
3 显影
显影是把潜在光刻胶图形转变为最后三维立体图像。
这一过程中,最重要参数是曝光与未曝光区域之间溶解率比例(DR)。
商用正胶有不不大于1000DR比,在曝光区域溶解速度为3000nm/min,在未曝光区域仅为几nm/min(暗腐蚀)。
光刻胶DR可在显影时用反射率现场测量。
4 刻蚀与胶剥离
刻蚀涉及湿法刻蚀和干法刻蚀,将在背面详细讨论。
完毕了上面所有工艺过程后,最后,除了高温稳定光刻胶,例如光敏聚酰亚胺,可以作为中间介质或缓冲涂覆而保存在器件上,要把所有光刻胶剥离。
为避免对被解决表面损伤,应采用低温下温和化学办法。
随着所需特性尺寸继续减小,光学光刻变得越来越困难。
但当前随着光学光刻不断改进和向更短波长发展,预期,光学光刻可以具备辨别略不大于0.1微米特性尺寸能力。
1.1.3刻蚀
刻蚀工艺重要涉及湿法刻蚀和干法刻蚀两种。
1 湿法刻蚀
湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀技术。
它是一种纯化学刻蚀,具备优良选取性,它刻蚀完当前薄膜就会停止,而不会损坏下面一层其她材料薄膜。
在硅片表面清洗及图形转换中,湿法刻蚀曾支配着集成电路工业始终到70年代中期,即始终到特性尺寸开始接近膜厚时。
由于所有半导体湿法刻蚀都具备各向同性。
无论是氧化层还是金属层刻蚀,横向刻蚀宽度都接近于垂直刻蚀深度。
此外湿法刻蚀还受更换槽内腐蚀液而必要停机影响。
当前,湿法工艺普通被用于工艺流程前面硅片准备阶段和清洗阶段。
而在图形转换中,干法刻蚀已占据主导地位。
2 干法刻蚀
干法刻蚀是以等离子体进行薄膜刻蚀技术。
它是硅片表面物理和化学两种过程平衡成果。
在半导体刻蚀工艺中,存在着两个极端:
离子铣是一种纯物理刻蚀,可以做到各向异性刻蚀,但不能进行选取性刻蚀;而湿法刻蚀如前面所述则恰恰相反。
人们对这两种极端过程进行折衷,得到当前广泛应用某些干法刻蚀技术,例如:
反映离子刻蚀(RIE)和高密度等离子体刻蚀(HDP)。
这些工艺具备各向异性刻蚀和选取性刻蚀特点。
3 剥离技术
图形转换过程另一种工艺技术是剥离技术,这个工艺技术长处在于可以解决离子轰击难以刻蚀材料,并且可以避免对衬底和薄膜损伤。
剥离技术工艺流程如图1.1所示。
一方面涂厚光刻胶并形成所设计图案,再使用蒸发技术淀积一层金属薄膜,蒸发一种特点是对高纵横比图形覆盖性差。
如果光刻胶显影后得到一种凹刨面,金属条便会断线。
接下来硅片浸到能溶解光刻胶溶液中,直接淀积在硅片上金属线将被保存,而淀积在光刻胶上金属线将从硅片上脱离。
剥离技术局限性之处是,剥离掉金属会影响到芯片合格率。
图1.1剥离技术工艺流程
1.1.4掺杂、扩散
在制造所有半导体器件时都必要采用掺杂工艺,通过掺杂可以在硅衬底上形成不同类型半导体区域,构成各种器件构造,例如MOS管源、漏区形成等。
为了保证器件能按设计规定正常工作,掺杂区域浓度与尺寸必要符合设计规定,而这些工作都是由掺杂工艺实现。
在半导体制造中重要掺杂办法热扩散掺杂和离子注入掺杂。
1 热扩散掺杂
热扩散掺杂是指运用分子在高温下扩散运动,使杂质原子从浓度很高杂质源向体硅中扩散并形成一定分布。
热扩散普通分两个环节进行:
预淀积和再分布。
预淀积是指在高温下,运用杂质源,如硼源、磷源等,对硅片上掺杂窗口进行扩散,在窗口处形成一层较薄但具备较高浓度杂质层。
这是一种恒定表面源扩散过程。
再分布是限定表面源扩散过程,是运用预淀积所形成表面杂质层做杂质源,在高温下将这层杂质向体硅内扩散过程,普通再分布时间较长,通过再分布,可以在硅衬底上形成一定杂质分布和结深。
但是热扩散掺杂工艺具备一种很明显缺陷就是不能精准控制杂质浓度,从而所生产出来电路会与所设计电路有一定差别。
2 离子注入掺杂
随着半导体尺寸缩小,精度控制规定越来越严格,大多数工艺已经采用全离子注入工艺来代替热扩散掺杂以获得精准浓度。
离子注入是通过高能量离子束轰击硅片表面,在掺杂窗口处,杂质离子被注入到体硅内,而在其他不需掺杂区域,杂质离子被硅表面保护层屏蔽,从而完毕选取性掺杂。
在离子注入过程中,电离杂质离子经静电场加速打到硅片表面,通过测量离子电流可严格控制注入剂量。
注入工艺所用剂量范畴很大,可以从轻掺杂
到诸如源/接触、发射极、埋层集电极等低电阻区所用
。
某些特殊应用规定剂量不不大于
。
另一方面,通过控制静电场可以控制杂质离子穿透深度,典型离子能量范畴为5~200keV。
普通离子注入深度较浅且浓度较大,必要进行退火和再分布工艺。
由于离子进入硅晶体后,会给晶格带来大范畴损伤,为了恢复这些晶格损伤,在离子注入后要进行退火解决,依照注入杂质数量不同,退火温度普通在450~950℃之间。
在退火同步,杂质在硅体内进行再分布,如果需要还可以进行后续高温解决以获得所需结深。
1.1.5化学气相淀积
在半导体制造工艺中,薄膜淀积工艺是一组非常重要工艺,可分为物理淀积和化学淀积两类。
化学气相淀积(CVD)是一种惯用化学淀积工艺,是一种从气相向衬底沉积薄膜过程。
该工艺通过化学反映方式,在反映室内将反映固态生成物淀积到硅片表面,形成所需要薄膜。
CVD具备非常好台阶覆盖能力,并且对衬底损伤很小,因而在集成电路制造中地位越来越重要。
下面简介几种工艺上惯用化学气相淀积办法:
1 常压介质CVD
常压化学气相淀积(APCVD)是指在大气压下进行一种化学气相淀积办法,这是化学气相淀积最初所采用办法。
这种工艺所需系统简朴,反映速度快,并且其淀积速率可超过1000Å/min,特别适于介质淀积,但是它缺陷是均匀性较差,因此APCVD普通用在厚介质淀积。
2 低压CVD
随着半导体工艺特性尺寸减小,对薄膜均匀性规定以及膜厚误差规定不断提高,浮现了低压化学气相淀积(LPCVD)。
低压化学气相淀积是指系统工作在较低压强下一种化学气相淀积办法。
LPCVD技术不但用于制备硅外延层,还广泛用于各种无定形钝化膜及多晶硅薄膜淀积,是一种重要薄膜淀积技术。
3 等离子体增强CVD
等离子体增强化学气相淀积(PECVD)是指采用高频等离子体驱动一种气相淀积技术,是一种射频辉光放电物理过程和化学反映相结合技术。
该气相淀积办法可以在非常低衬底温度下淀积薄膜,例如在铝上淀积SiO2。
工艺上等离子体增强化学气相淀积重要用于淀积绝缘层。
4 金属CVD
金属化学气相淀积是一种全新气相淀积办法,运用化学气相淀积台阶覆盖能力好长处,可以实现高密度互联制作。
金属进入接触孔时台阶覆盖是人们最关怀问题之一,特别是对深亚微米器件,溅射淀积金属薄膜对不断增长高纵横比构造台阶覆盖正变得越来越困难。
在旧工艺中,为了保证金属覆盖在接触孔上,刻蚀工艺期间必要小心地将侧壁刻成斜坡,这样金属布线时浮现“钉头”(如图1.2)。
“钉头”将明显减少布线密度。
如果用金属CVD,就可以避免“钉头”浮现,从而布线密度得到提高。
钨是当前最流行金属CVD材料。
图1.2使用钉头接触与填塞接触比较
1.2双阱CMOS工艺重要流程
随着CMOS集成电路制造工艺不断发展,工艺线宽越来越小,当前0.18μm已经成为超大规模集成电路制造主流工艺线,0.09μm甚至更小线宽工艺线在某些实验室也已经开始用于制备超大规模集成电路。
对于不同线宽流水线,一种原则CMOS工艺过程虽然略有差别,但重要过程基本相似,都涉及第一节简介工艺过程。
下面以光刻掩膜版为基准描述一种双阱硅栅双铝CMOS集成电路工艺过程重要环节,用以阐明如何在CMOS工艺线上制备CMOS集成电路。
图1.3(a)~(m)所示即为双阱单多晶、双铝CMOS工艺重要流程。
下面对双阱CMOS工艺重要环节进行较详细阐明。
(a)
(b)
(c)
(d)
(e)
(f)
(g)
(h)
(i)
(j)
(k)
(l)
(m)
图1.3 双阱工艺重要流程
(a)制备n型阱
1)氧化p型单晶硅衬底材料。
其目是在已经清洗干净p型硅表面上生长一层很薄二氧化硅层,作为n阱和p阱离子注入屏蔽层。
2)在衬底表面涂上光刻胶,采用第一块光刻掩膜版进行一次光刻。
其图形是所有需要制作n阱和有关n-型区域图形,光刻成果是使制作n阱和有关n-型区域图形上方光刻胶易于被刻蚀,当这些易于被刻蚀光刻胶被刻蚀之后,其下面二氧化硅层就易于被刻蚀掉。
刻蚀过程采用湿法刻蚀技术,刻蚀成果是使需要做n阱以及有关n-型区域硅衬底裸露出来。
同步,当刻蚀完毕后,保存光刻胶,和其下面二氧化硅层一起作为磷杂质离子注入屏蔽层。
3)离子注入磷杂质。
这是一种掺杂过程,其目是在p型衬底上形成n型区域—n阱,作为PMOS区衬底。
离子注入成果是在注入窗口处硅表面形成一定n型杂质分布,这些杂质将作为n阱再分布杂质源。
4)n型杂质退火与再分布。
将离子注入后硅片去除表面所有光刻胶并清洗干净,在氮气环境(有时也称为中性环境)下退火,恢复被离子注入所损伤硅晶格。
在退火完毕后,将硅片送入高温扩散炉进行杂质再分布,再分布目是为了形成所需n阱结深,获得一定n型杂质浓度分布,最后形成制备PMOS所需n型阱。
再分布过程中为了使磷杂质不向扩散炉中扩散,普通再分布开始阶段在较低温度氧气氛围中扩散,其目是在硅衬底表面形成二氧化硅阻挡层,然后在较高温度、氮气环境中进行再分布扩散。
(b)制备p型阱。
1)将进行完环节(a)后硅片进行第二次光刻。
其光刻掩膜版为第一次光刻掩膜版反版,采用与环节(a)相似光刻与刻蚀工艺过程,其成果是使除n阱以及有关n-型区域之外硅衬底裸露出来。
2)进行离子注入硼杂质。
3)采用与环节(a)相似退火与再分布工艺过程,最后形成制备NMOS有源区所需p型阱。
为了防止注入硼杂质在高温解决过程中被二氧化硅“吞噬”,在再分布初始阶段仍采用氮气环境,当形成了一定杂质分布后,改用氧气环境,在硅表面生成一层二氧化硅膜,再分布最后阶段仍在氮气环境中扩散。
(c)制备有源区。
所谓有源区是指将来要制作CMOS晶体管、电阻、接触电极等区域。
其制备过程如下:
1)氧化
由于氮化硅与硅晶格不相匹配,如果直接将氮化硅沉积在硅表面,虽然从屏蔽场氧化效果是同样,但由于晶格不匹配,将在硅表面引入晶格缺陷,因此,生长一层底氧将起到缓冲作用。
通过热氧化在硅表面生长一层均匀氧化层,作为硅与氮化硅缓冲层,并且这层底氧层去除后,硅表面仍保持了较好界面状态。
2)沉积氮化硅
采用CVD技术在二氧化硅上面沉积氮化硅。
3)第三次光刻。
用第三块光刻掩膜版进行光刻,光刻目是使除有源区某些上方光刻胶之外,其她某些光刻胶易于刻蚀。
4)刻蚀
当光刻胶被刻蚀之后,采用等离子体干法刻蚀技术将暴露在外面氮化硅刻蚀掉。
进而开形成有源区。
(d)p型场注入。
有源区外与n型阱都不需要进行p型场注入。
P型场注入过程如下:
1)光刻。
在硅表面涂胶之后,采用环节(a)所用第一块光刻掩膜版进行光刻,其目是使n型阱上方光刻胶不易被刻蚀。
2)刻蚀。
采用湿法刻蚀除去其她某些光刻胶。
3)进行p杂质注入。
其目是提高n阱外非有源区表面浓度,这样可以有效地防止由于铝引线通过而带来寄生MOS管。
(e)制备耗尽型MOS管。
由于模仿集成电路中,有些设计需要采用耗尽型MOS管,这样在CMOS工艺工程中必要加一块光刻掩膜版,其目是使非耗尽型MOS管某些光刻胶不易被刻蚀,然后通过离子注入和退火、再分布工艺,变化耗尽型MOS管区有源区表面浓度,使MOS管不需要栅电压就可以启动工作。
然后采用干氧-湿氧-干氧办法进行场氧制备,其目是使除有源区某些之外硅表面生长一层较厚二氧化硅层,防止寄生MOS管形成。
再采用干法刻蚀技术除去所有氮化硅,并将底氧化层也去除,在清洗后来进行栅氧化,生长一层高质量氧化层。
最后进行阈值电压调节,所谓阈值电压调节就是在有源区表面再进行一次离子注入,使阈值电压达到所需值。
在栅氧化之后可分别采用环节(a)和(b)所用光刻掩膜版对PMOS管和NMOS管进行阈值电压调节,如果不进行阈值电压调节就已经得到了满意阈值电压,则调节工艺可去掉,视详细状况进行选取。
(f)制备多晶栅。
1)沉积与掺杂
采用CVD技术在硅片表面沉积一层多晶硅薄膜,在沉积多晶硅薄膜同步,在反映室中通入掺杂元素,普通采用多晶硅掺磷(n型掺杂)。
2)光刻
在多晶硅表面涂胶,通过光刻,使多晶硅栅上方光刻胶不易被刻蚀,这样通过刻蚀其她某些光刻胶。
3)刻蚀
采用干法刻蚀技术刻蚀掉暴露在外面多晶硅,再除去所有光刻胶,剩余多晶硅就是最后多晶硅栅。
(g)制备NMOS管源漏区
1)光刻
在硅表面涂上胶,然后运用光刻掩膜版进行光刻,其目是使制备PMOS区域和NMOS衬底接触孔区域上方光刻胶不易被刻蚀。
2)离子注入
在刻蚀掉易被刻蚀光刻胶之后进行高浓度砷离子注入,这样在NMOS管源漏区和PMOS衬底接触孔区形成了重掺杂接触区,而NMOS管沟道区由于多晶硅栅屏蔽而不受到任何影响,这点也体现了硅栅自对准工艺。
(h)制备PMOS管源漏区。
1)光刻
在硅表面涂上胶,然后运用光刻掩膜版进行光刻,其目是使制备NMOS区域和PMOS衬底接触孔区域上方光刻胶不易被刻蚀。
2)离子注入
在刻蚀掉易被刻蚀光刻胶之后进行高浓度硼离子注入,这样在PMOS管源漏区和NMOS衬底接触孔区形成了重掺杂接触区,而PMOS沟道区由于多晶硅栅屏蔽而不受到任何影响。
在环节(g)和(h)之后还要进行退火、再分布等工艺最后形成NMOS和PMOS源漏区和各自衬底接触孔。
(i)制备接触孔
1)沉积与光刻
采用CVD技术在硅片表面沉积一层较厚二氧化硅薄膜,然后在表面涂胶,再运用光刻掩膜版进行光刻,使接触孔区胶易于被刻蚀。
2)刻蚀
除去接触孔区光刻胶,然后再采用湿法刻蚀工艺除去接触孔区所有二氧化硅。
同步采用低温回流技术使硅片上台阶陡度减少,形成缓坡台阶。
其目是改进金属引线断条状况
(j)制备第一层金属铝引线。
通过溅镀办法在硅表面沉积一层金属层,作为第一层金属引线材料,然后在金属表面涂上胶,再运用光刻掩膜版进行光刻,使引线隔离区光刻胶易于被刻蚀,除去这某些光刻胶,再采用干法刻蚀技术其下方金属铝。
(k)制备第一层金属铝与第二层金属铝之间连接通孔
通过一系列工艺加工,硅片表面已经是高低起伏,如不做特殊解决而直接沉积介电材料,则这种起伏将更大,使第二层金属加工在曝光聚焦上产生困难,因而,双层金属引线间介电材料就规定具备平坦度,或者说,要运用这层材料将硅表面变平坦。
1)平坦介电材料过程
当前采用技术是:
一方面是采用CVD技术沉积一层二氧化硅,然后运用旋涂法再制作一层新二氧化硅,最后再采用CVD技术沉积二氧化硅,完毕平坦介电材料制作过程。
2)介电材料产生
最重要是中间一层二氧化硅产生,它并不是普通二氧化硅,而是采用了液态具有介电材料有机溶剂,用旋涂法将这种溶剂涂布在硅片表面,运用溶剂流动性来弥补硅表面凹处,然后通过热解决去除溶剂,留下介电材料就是二氧化硅。
3)连接通孔制作
通过光刻和刻蚀工艺制备出第一层金属铝与第二层金属铝之间连接通孔,目是构造双层金属间连接。
(l)制备第二层金属铝引线
这步工艺与(j)相类似,制备第二层金属铝引线。
(m)钝化解决
在硅圆片表面涂上钝化材料,普通采用磷硅玻璃。
然后通过光刻和刻蚀工艺将PAD上钝化刻蚀掉,作为与外界连接点,而硅片其她某些都钝化层保护。
钝化层可以有效地防止外界对器件表面影响,从而保证了器件及电路稳定性。
注意:
对于双多晶三铝或双多晶五铝等CMOS工艺过程与以上环节相似,不同之处在于多一次多晶制备与三至五铝制备及其互相之间通孔制备,而其多余多晶与铝线及通孔制备过程采用上面所简介有关环节即可。
1.3 高压CMOS器件及高低压兼容工艺
近年来,随着人民生活水平不断高、集成电路不断发展,高压集成电路应用需求在不断地扩大。
在交流电机控制、工业生产自动化以及声音功放系统等方面直接需要高压IC来实现其功能;更多应用在于高/低压混合集成电路,如超声换能器、平板显示屏驱动电路、MEMS(微机械系统)、小型直流电机控制、打印机、发光设备以及某些电子自动化等领域,在这些领域应用往往是低压输入、高压输出。
CMOS高压集成电路具备工作频率高、功耗小、安全工作区(SOA)宽、负温度系数等长处,同步它制备工艺能兼容原则低压CMOS工艺,并达到其最佳性能,这样不但可以减少芯片制导致本,并且可以进行超大规模集成电路设计。
1.3.1 高压CMOS器件
常用高压MOS器件重要有两大类:
LDMOS和VDMOS。
LDMOS由于是平面构造,更易于大规模集成电路兼容,因而在绝大多数高低压兼容集成电路中都采用LDMOS构造,但是它也有一种致命缺陷:
导通电阻大,为了达到大电流规定,往往需要牺牲大量版图面积,这样整个芯片成本就会大大提高。
相比VDMOS导通电阻比较小,达到同样工作电流所占用版图面积比较小,但它缺陷是:
它是纵向构造,不易和低压CMOS电路兼容。
为了和低压CMOS电路兼容,普通需要在漂移区底部增长一层埋层,然后再通过漏结连接层,把漏结电流依然从平面上引出,通过这种改进,从外表上看,它依然是一种平面构造,可以和低压CMOS电路完全兼容,图1.4所示即为一种端口从同一平面引出VDMOS构造剖面图。
图1.4 端口从同一平面引出VDMOS构造剖面图
图1.5 高低压兼容CMOS电路纵向剖视图
而图1.5则是一种高低压兼容CMOS电路纵向剖视图,其中涉及高压二极管、高压PMOS(HV-PMOS)、高压NMOS(HV-NMOS)以及低压CMOS。
图中高压CMOS采用了LDMOS构造。
高压管普通设计流程是先依照所需设计器件指标(如电压、驱动电流等)拟定能满足规定高压管构造,然后采用TSUPREM等软件进行工艺模仿以拟定所需工艺参数(如掺杂浓度、各种工艺过程所需时间等),再把其输出成果输入到MEDICI等软件进行器件模仿,通过模仿成果(如电压等位线图等)拟定所设计高压管构造与工艺参数与否满足所要设计器件指标,若不满足规定,则重复以上环节,直到满足规定为止。
1.3.2 高低压兼容CMOS工艺
为了减少成本、实现单片化,高压器件构造拟定还必要考虑与低压器件兼容问题,并采用高低压兼容CMOS工艺,而在高低压兼容工艺中重要考虑新增高压工艺环节不能影响到本来原则低压CMOS工艺过程,下面以图1.5所示构造图简要阐明一下高低压兼容CMOS集成电路制备工艺以及其中核心环节。
表1.1即为高低压兼容CMOS工艺重要流程,表中顺序即为高低压兼容工艺制备顺序。
表1.1高低压兼容CMOS工艺流程
1.p型衬底制备
2.高压n阱制备
3.n-型和p-型漂移区制备
4.p阱制备
5.低压n阱制备
6.场注入及场氧制备
7.阈值电压调节
8.高压PMOS厚栅氧制备与刻蚀
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