基于VHDL的16位CPU设计Word格式文档下载.docx
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6、地址多路器 32
7、程序计数器 32
8、状态控制器 32
9、地址译码器 35
10、ROM 35
11、RAM 36
12、整体的仿真 36
七、程序的下载指导 36
八、实验总结与心得 38
一、 实验目的
1、熟悉16位CPU各模块的工作原理,从而熟悉CPU的工作机理,也加深对单片机以及嵌入式硬件的工作原理。
2、熟练的利用quartusii9.0做一些中等难度的课题,增加自己的一些实践经验,熟练VHDL的编程。
3、强化自身的系统设计能力,了解系统设计中的一般步骤,增加处理问题的经验。
4、作为对VHDL课程的一种总结,考察对数字系统设计掌握的程度。
5、了解VHDL仿真和综合工具的潜力。
6、展示VHDL设计对软硬件联合设计和验证的意义。
二、 什么是CPU
CPU 即中央处理单元的英文缩写,它是计算机的核心部件。
计算机进行信息处理可分为两个步骤:
1)将数据和程序(即指令序列)输入到计算机的存储器中。
2)从第一条指令的地址起开始执行该程序,得到所需结果,结束运行。
CPU的作用是协调并控制计算机的各个部件执行程序的指令序列,使其有条不紊地进行。
因此它必须具有以下基本功能:
a)取指令:
当程序已在存储器中时,首先根据程序入口地址取出一条程序,为此要发
出指令地址及控制信号。
b)分析指令:
即指令译码。
是对当前取得的指令进行分析,指出它要求什么操作,并
产生相应的操作控制命令。
c)执行指令:
根据分析指令时产生的“操作命令”形成相应的操作控制信号序列,通
过运算器,存储器及输入/输出设备的执行,实现每条指令的功能,其中包括对运算
结果的处理以及下条指令地址的形成。
CPU是一个复杂的数字逻辑电路,但是它的基本部件的逻辑并不复杂。
可把它
分成八个基本部件:
1)时钟发生器
2)指令寄存器
3
3)累加器
4)CPU算术逻辑运算单元
5)数据控制器
6)状态控制器
7)程序计数器
8)地址多路器
各部件的相互连接关系见Error!
Referencesourcenotfound.,具体的线路连接见Error!
Referencesourcenotfound.。
其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号,送往其他部件用作时钟信号。
各部件之间的相互操作关系则由状态控制器来控制。
各部件的具体结构和逻辑关系在下面的小节里逐一进行介绍。
图1CPU结构图
5
图2CPU的线路连接
三、 整体的实验原理图
图3CPU调试电路图
调试CPU需要外围模块,包括RAM和ROM,以及RAM和ROM的选择器。
这样一个完整的CPU内部电路就出来了。
四、各模块的设计分析和设计思路1、时钟发生器
时钟发生器利用外来时钟信号clk 来生成一系列时钟信号
clk1、fetch、alu_clk送往CPU的其他部件。
其中fetch是外来时钟clk的八分频信号。
利用fetch的上升沿来触发CPU控制器开始执行一条指令,同时fetch信号还将控制地址多路器输出指令地址和数据地址。
clk1信号用作指令寄存器、累加器、状态控制器的时钟信号。
alu_clk则用于触发算术逻辑运算单元。
2、指令寄存器
顾名思义,指令寄存器用于寄存指令。
指令寄存器的触发时钟是clk1,在
clk1的正沿触发下,寄存器将数据总线送来的指令存入高8位或低8位寄存器中。
但并不是每个clk1的上升沿都寄存数据总线的数据,因为数据总线上有时传输指令,有时传输数据。
什么时候寄存,什么时候不寄存由CPU状态控制器的load_ir信号控制。
load_ir信号通过ena口输入到指令寄存器。
复位后,指
7
令寄存器被清为零。
每条指令为2个字节,即16位。
高3位是操作码,低13位是地址。
(CPU的地址总线为13位,寻址空间为8K字节。
)本设计的数据总线为8位,所以每条指令需取两次。
先取高8位,后取低8位。
而当前取的是高8位还是低8位,由变量state记录。
state为零表示取的高8位,存入高8位寄存器,同时将变量state置为1。
下次再寄存时,由于state为1,可知取的是低8位,存入低8位寄存器中。
3、累加器
累加器用于存放当前的结果,它也是双目运算其中一个数据来源。
复位后,累加器的值是零。
当累加器通过ena口收到来自CPU状态控制器load_acc信号时,在clk1时钟正跳沿时就收到来自于数据总线的数据。
4、算术运算器
算术逻辑运算单元 根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等8种基本操作运算。
利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。
5、数据控制器
数据控制器的作用是控制累加器数据输出,由于数据总线是各种操作时传送数据的公共通道,不同的情况下传送不同的内容。
有时要传输指令,有时要传送RAM区或接口的数据。
累加器的数据只有在需要往RAM区或端口写时才允许输出,否则应呈现高阻态,以允许其它部件使用数据总线。
所以任何部件往总线上输出数据时,都需要一控制信号。
而此控制信号的启、停,则由CPU状态控制器输出的各信号控制决定。
数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。
6、地址多路器
地址多路器用于选择输出的地址是PC(程序计数)地址还是数据/端口地址。
每个指令周期的前4个时钟周期用于从ROM中读取指令,输出的应是PC地址。
后4个时钟周期用于对RAM或端口的读写,该地址由指令中给出。
地址的选择输出信号由时钟信号的8分频信号fetch提供。
7、程序计数器
程序计数器用于提供指令地址。
以便读取指令,指令按地址顺序存放在存储器中。
有两种途径可形成指令地址:
其一是顺序执行的情况,其二是遇到要
改变顺序执行程序的情况,例如执行JMP指令后,需要形成新的指令地址。
下面就来详细说明PC地址是如何建立的。
复位后,指令指针为零,即每次CPU
重新启动将从ROM的零地址开始读取指令并执行。
每条指令执行完需2个时钟,这时pc_addr已被增2,指向下一条指令。
(因为每条指令占两个字节。
)如果正执行的指令是跳转语句,这时CPU状态控制器将会输出load_pc信号,通过
load口进入程序计数器。
程序计数器(pc_addr)将装入目标地址(ir_addr),而不是增2。
8、状态控制器
状态控制器由两部分组成:
1.状态机
2.状态控制器
状态机控制器接受复位信号RESET,当RESET有效时通过信号ena使其为
0,输入到状态机中停止状态机的工作。
状态机是CPU的控制核心,用于产生一系列的控制信号,启动或停止某些部件。
CPU何时进行读指令读写I/O端口,RAM区等操作,都是由状态机来控制的。
状态机的当前状态,由变量state记录,state的值就是当前这个指令周期中已经过的时钟数(从零计起)。
状态控制器的主要思路为在8个时钟周期中对其进行不同的操作,具体如下:
1)第0个时钟,因为CPU状态控制器的输出:
rd和load_ir为高电平,其余均为低电平。
指令寄存器寄存由ROM送来的高8位指令代码。
2)第1个时钟,与上一时钟相比只是inc_pc从0变为1故PC增1,ROM送来低8位指令代码,指令寄存器寄存该8位代码。
3)第2个时钟,空操作。
4)第3个时钟,PC增1,指向下一条指令。
若操作符为HLT,则输出信号HLT为高。
如果操作符不为HLT,除了PC增一外(指向下一条指令),其它各控制线输出为零。
5)第4个时钟,若操作符为AND、ADD、XOR或LDA,读相应地址的数据;
若为JMP,将目的地址送给程序计数器;
若为STO,输出累加器数据。
6)第5个时钟,若操作符为ANDD、ADD或XORR,算术运算器就进行相应的运算;
若为LDA,就把数据通过算术运算器送给累加器;
若为SKZ,先判断累加器的值是否为0,如果为0,PC就增1,否则保持原值;
若为JMP,锁存目的地址;
若为STO,将数据写入地址处。
7)第6个时钟,空操作。
8)第7个时钟,若操作符为SKZ且累加器值为0,则PC值再增1,跳过一条指令,否则PC无变化。
9
A、状态控制器的asm图
状态控制器的asm图如下。
start
no
rst=0?
yes
fetch=1?
ena=1?
state=0?
○1
state=1?
state=2?
○2 no
state=4?
state=3?
code=JMP?
code=HLT?
○3
temp2=0001
temp1=1000
temp1=0010
temp2=0000
temp1=0000
state=0
ena=1
state=3
state=2
state=1
temp2=0100
temp1=1001
temp1=0001
ena=0
temp1={inc_pc,load_acc,load_pc,rd};
temp2={wr,load_ir,datactl_ena,halt};
conditionrepresentfor:
code=ADD||code=ANDD||code=XORR||code=LDA
state=4
state=5
11○1
condition=1?
code=STO?
temp2=0010
state=6
temp1=0101
○2
○4
state=5?
code=SKZand
zero=1?
temp2=1010
no
○5
state=7
○5 ○1
state=6
state=6?
state=7?
code=SKZ
andzero=1?
13
9、地址译码器
地址译码器用于产生选通信号,选通ROM或RAM。
FFFFH---1800HRAM
1800H---0000HROM
10、RAM和ROM
ROM用于装载测试程序,可读不可写。
RAM用于存放数据,可读可写。
五、各模块设计与实现
1、时钟发生器
其VHDL程序见下面的模块:
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
entityfreqdivideis
port(clk:
instd_logic;
--reset:
clk1:
outstd_logic;
alu_clk:
outstd_logic;
fetch:
outstd_logic
);
endfreqdivide;
architecturewinoffreqdivideisbegin
clk1<
=notclk;
main:
process(clk)
typestate_typeis(S0,S1,S2,S3,S4,S5,S6,S7,S8);
variablestate:
state_type:
=S0;
begin
if(clk'
eventandclk='
0'
)then
casestateiswhenS0=>
state:
=S1;
whenS1=>
alu_clk<
='
1'
;
state:
=S2;
whenS2=>
=S3;
whenS3=>
fetch<
=S4;
whenS4=>
=S5;
whenS5=>
=S6;
whenS6=>
=S7;
whenS7=>
=S8;
whenS8=>
whenothers=>
endcase;
elsenull;
endif;
endprocessmain;
endwin;
entityinstrregis
reset:
ena:
data:
instd_logic_vector(7downto0);
opc_iraddrs1:
outstd_logic_vector(2downto0);
opc_iraddrs2:
outstd_logic_vector(12downto0)
endinstrreg;
architecturewinofinstrregisbegin
15
main:
process(clk,reset)
typestate_typeis(S0,S1,S2);
state_type;
begin
)thenif(reset='
opc_iraddrs1<
="
111"
opc_iraddrs2<
00"
elsif(ena='
)thencasestateis
whenS0=>
=data(7downto5);
opc_iraddrs2(12downto8)<
=data(4downto0);
whenS1=>
opc_iraddrs2(7downto0)<
=data;
whenothers=>
ZZZ"
ZZZZZZZZZZZZZ"
endcase;
else state:
endwin;
entityaccumulatoris
accum:
outstd_logic_vector(7downto0)
endaccumulator;
architecturewinofaccumulatoris
process(clk,reset,ena)begin
accum<
"
elsif(ena='
elsenull;
endif;
USEIEEE.std_logic_unsigned.ALL;
USEIEEE.std_logic_arith.ALL;
entityALUis
port(alu_clk:
opcode:
instd_logic_vector(2downto0);
data:
alu_out:
outstd_logic_vector(7downto0);
zero:
endALU;
architecturewinofALUisbegin
process(alu_clk,opcode,accum,data)constantHLT:
std_logic_vector:
="
000"
constantSKZ:
001"
constantADD:
010"
constantANDD:
011"
constantXORR:
100"
constantLDA:
101"
17
constantSTO:
110"
constantJMP:
if(alu_clk'
eventandalu_clk='
)thencaseopcodeis
whenHLT=>
alu_out<
=accum;
whenSKZ=>
whenADD=>
=accum+data;
whenANDD=>
=accumanddata;
whenXORR=>
=accumxordata;
whenLDA=>
whenSTO=>
whenJMP=>
ZZZZZZZZ"
zero<
=not(accum(0)oraccum
(1)oraccum
(2)oraccum(3)oraccum(4)oraccum(5)oraccum(6)oraccum(7));
entitydatactlis
port(data_in:
data_ena:
outstd_logic_vector(7downto0)
enddatactl;
architecturewinofdatactlisbegin
process(data_in,data_ena)begin
if(data_ena='
)thendata<
=data_in;
elsedata<
endprocess;
entity
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