基于VHDL的数字时钟设计文档格式.docx
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entitypinlvis
port(clk:
instd_logic;
——系统时钟输入端口
clk2ms:
outstd_logic;
clk500ms:
outstd_logic;
clk1s:
outstd_logic);
—-各频率信号的输出端口
end;
architecturebehofpinlvis
begin
p1:
process(clk);
—-进程p1
variablecount1:
integerrange0to49999999;
begin
if(clk'
eventandclk=’1'
)thencount1:
=count1+1;
-—在clk的上升沿计数
ifcount1<
=24999999thenclk1s〈=’0’;
elsifcount1〈=49999999thenclk1s〈=’1’;
elsecount1:
=0;
——产生周期为1s的时钟信号
clk500ms<
=’0’;
elsifcount3〈=24999999thenclk500ms〈='
1'
;
elsecount3:
-—产生周期为500ms的时钟信号
endif;
endif;
endprocessp1;
-—结束进程p1
p2:
process(clk);
—-进程p2
variablecount2:
integerrange0to99999;
begin
if(clk'
eventandclk='
1’)thencount2:
=count2+1;
-—在clk上升沿计数
ifcount2〈=49999thenclk2ms<
='
0'
elsifcount2〈=99999thenclk2ms〈='
1’;
——产生周期为2ms的扫描信号
endprocessp2;
-—结束进程p2
p3:
—-进程p3
variablecount3:
integerrange0to24999999;
eventandclk=’1’)thencount3:
=count3+1;
——在clk上升沿计数
ifcount3<
=12499999then
endif;
endprocessp3;
endbeh;
3.1.2按键去抖动模块qudou
本设计用到FPGA开发板上的四个按键,由于按键有反应时间、抖动的问题,可能当按键被按一次时而系统感应到几次,造成误差。
所以应该进行按键消抖的处理,让每按一次键系统只感应到一次按键。
可以采用软件延时,触发反相器等方式进行消除抖动,本设计中采用软件延时的方式.
图3.2按键去抖动模块
useieee。
std_logic_1164。
all;
useieee.std_logic_unsigned.all;
entityqudouis
port(clk,k1,k2,k3,k4:
instd_logic;
o1,o2,o3,o4:
-—设置按键输入信号输出端口
end;
architecturebehofqudouis
process(clk,k1,k2,k3,k4)
variablecant1:
integer;
variablecant2:
integer;
variablecant3:
variablecant4:
ifclk’eventandclk='
1’then
ifk1='
1’thencant1:
—-设置计数初值
ifk2=’1'
thencant2:
=0;
endif;
--设置计数初值
ifk3=’1'
thencant3:
--设置计数初值
ifk4=’1'
thencant4:
——设置计数初值
ifcant1>
2499999theno1<
elseo1〈='
—-延时0.5s
ifcant2>
2499999theno2<
elseo2〈='
;
-—延时0.5s
ifcant3〉2499999theno3〈=’0’;
elseo3〈='
--延时0。
5s
ifcant4〉2499999theno4<
=’0'
elseo4<
—-延时0.5s
cant1:
=cant1+1;
-—加一计数
cant2:
=cant2+1;
—-加一计数
cant3:
=cant3+1;
cant4:
=cant4+1;
endprocess;
endbeh;
3.1.3按键控制模块self1
本设计中使用了两个按键进行对时钟的暂停和调秒操作,当ok2按下时时钟暂停,再按ok3则进行秒个位的加一计数,每按一次进行加一处理.当调节好时间后,在按ok2键重新开始计数。
由VHDL语言生成的模块图和程序说明如下:
图3.3按键控制模块
useieee.std_logic_1164。
entityself1is
port(
c:
ok2:
ok3:
ck:
outstd_logic);
end;
——设置端口
architecturebeaofself1is
signalm:
std_logic;
signalt:
p1:
process(ok2,ok3,c);
—-ok2和ok3触发进程
ifok2’eventandok2='
0’thenm<
=notm;
-—由ok2的动作产生m的电平信号
ifm=’1'
thenck<
=not(ok3);
——把按键ok3的脉冲信号给输出
elseck〈=c;
-—否则把正常计数时钟给输出
endprocessp1;
--结束进程
endbea;
4秒、分六十进制模块cantsixty
本设中秒、分的六十进制是由个位的十进制和十位的六进制进行组合实现的。
当个位记到9时自动向高位进一,同时个位自动清零.当十位记到5并且个位记到9时,自动产生一个进位脉冲,同时个位和十位分别从零开始重新计数。
图3.4六十进制模块
entitycantsixtyis
port(clk:
reset:
out1:
outstd_logic_vector(3downto0);
out2:
outstd_logic_vector(3downto0);
c:
architecturebehofcantsixtyis
signalss1,ss2:
std_logic_vector(3downto0);
process(clk,reset)
if(reset='
)thenss1<
=”0000”;
ss2〈=”0000”;
elsif(clk'
)then
ifss1="
1001”andss2="
0101"
thenc〈=’1'
——当计数到59时产生进位信号
elsec〈='
-—否则不产生
1001”thenss1<
="
0000”;
ifss2=”0101"
thenss2<
=”0000"
elsess2<
=ss2+1;
elsess1<
=ss1+1;
——计数过程
—-结束进程
out1<
=ss1;
out2〈=ss2;
——把信号送输出
1。
5时计数模块hourtwenty
时计数模块是二十四进制相对复杂一点,因为当十位0或着1时个位需要记到9并产生进位信号,当十位是2时,个位记到3时,就全部从零开始重新计数.即是在十位为不同值时个位两种计数过程。
图3.5时计数模块
6秒、分、时组合后的模块
把设计的秒、分、时模块连接起来,再通过仿真验证,各模块间的进位是否正确
连接后的原理图如下
图3.6秒、分、时组合后原理图
1.7数码管显示模块
本模块中包含数码管的段选和位选设计,Led灯循环设计,以及整点报时的设计。
模块的输入信号有数码管扫描频率clk2ms,秒、分、时各模块的个位和十位输入,以及由分模块向时模块产生的进位脉冲信号.
图3.7数码管显示原理图
libraryieee;
std_logic_1164.all;
std_logic_unsigned.all;
entityqudongis
port(s1,s2,m1,m2,h1,h2:
instd_logic_vector(3downto0);
clk2ms:
instd_logic;
xiang:
signalsel:
std_logic_vector(2downto0);
signalA:
std_logic_vector(3downto0);
signalt:
std_logic_vector(11downto0);
signalf:
std_logic_vector(1downto0);
signalcount1:
process(clk2ms)
ifclk2ms'
eventandclk2ms='
thensel<
=sel+1;
t<
=t+1;
ift=”110010000000”thent<
=(others=〉'
);
f<
=t(11)&
t(10);
iff="
01"
thenled(3)〈='
elseled(3)<
=’1’;
10"
thenled
(2)<
0’;
elseled
(2)<
=’1'
iff=”11”thenled
(1)<
elseled
(1)<
=’1’;
-—led的循环显示设计
p2:
process(sel,s1,s2,m1,m2,h1,h2)
caseselis
when”000"
=〉xuanze<
=”11111110"
A〈=s1;
-—秒个位在数码管1上显示
when”001"
=”11111101"
A<
=s2;
-—秒十位在数码管2上显示
when"
010"
=>
xuanze<
11111011"
A〈=”1010"
-—数码管3上显示横杠
when”011”=〉xuanze<
=”11110111”;
A〈=m1;
-—分个位在数码管4上显示
when”100”=〉xuanze〈=”11101111"
=m2;
—-分十位在数码管5上显示
when”101"
=”11011111”;
1011"
——数码管6上显示横杠
when”110”=>
xuanze〈="
10111111”;
A〈=h1;
-—时个位在数码管7上显示
111”=>
01111111"
=h2;
-—时十位在数码管8上显示
whenothers=>
null;
endcase;
endprocessp2;
p3:
process(A)
caseAis
when”0000”=〉xianshi<
11000000"
-—显示0
when”0001”=>
xianshi〈=”11111001"
--显示1
when”0010”=〉xianshi〈=”10100100”;
—-显示2
when”0011”=〉xianshi〈="
10110000"
--显示3
when”0100"
xianshi<
10011001”;
——显示4
=〉xianshi<
10010010"
-—显示5
when”0110"
=”10000010"
——显示6
0111"
11111000”;
--显示7
when”1000"
=”10000000"
—-显示8
when"
1001"
10010000”;
--显示9
when”1010"
=〉xianshi〈="
10111111"
——显示——
when”1011”=〉xianshi<
--显示—-
whenothers=〉null;
——数码管的段选设计
endprocessp3;
P4:
process(xiang)
ifxiang=’1’thenbuzzer<
--当进位信号xiang为1时就把低电平给buzzer让蜂鸣器响
elsebuzzer〈=’1’;
—-否则把高电平给buzzer不给蜂鸣器触发信号
endprocessp4;
-—结束进程
endbehav;
3.2
数字钟的顶层设计原理图
图3.
8数字钟的顶层设计原理图
3.3系统仿真与调试
将调试好的程序下载到实验板上进行验证,达到了设计的各项功能。
时钟准确计数,各模块的进位也正确,当按下实验板上的key1键时系统复位清零,实验板上的key2键可实现系统的暂停和开始,在系统暂停的状态下,按key3键可实现调节秒计数,每按一次计数加一,key4键可实现调节分模块,每按一次计数加一,长按则一直加,当达到整点时,蜂鸣器发声。
其中一些模块在QuartusII下的仿真如下:
1).按键去抖动仿真:
9按键去抖动仿真效果图
由于0。
5s太长,在本仿真中设置了很小的一个量10clk,从图中可以看出基本实现了按键去抖动的效果。
无论按键怎么抖动,输出总是保持稳态10clk,当下一个触发来了以后,就可以触发单稳态。
2).六十进制波形仿真:
图3.10六十进制波形仿真图
由上图可见,当1s的时钟信号加入时,个位out1从0到9不断循环,而且当个位out1记到9时产生一个进位信号使十位out2加一,以此类推就实现了六十进制计数。
基本达到了正确计数的理想效果。
3).二十四进制波形仿真:
图3.11二十四进制波形仿真图
由上图看出十位为0或1时,个位记到9时,十位才进行加一计数,但当十位为2时,个位记到3时,十位变成了0,个位又从0重新开始计数,这样就实现了二十四进制的计数.从图形的显示波形可知,设计基本达到了正确计数的功能。
4)。
秒、分、时组合后波形仿真:
图3.12秒、分、时组合后仿真波形图
结束语
这个实验带给我的体会很多也很深,我以前没有对数字时钟进行系统的设计,这次独立的设计,我遇到了很多问题,也走了很多弯路,还好最后终于通过自己的努力看到了理想的结果。
通过实验,我对EDA技术和FPGA技术有了更进一步的理解,掌握了FPGA的层次化设计电路的方法,掌握了用VHDL语言编写各个功能模块并通过波形确定电路设计是否正确。
掌握了下载验到目标器件的过程。
实验中遇到的问题很多,有的是很基础的但我却不知道,例如数码管的扫描频率,刚开始时数码管不显示,我找了很多原因都没想到是扫描频率的问题,浪费了很多时间。
还有分频的时候,看过很多分频的电路程序,但那些并不是都可以实现准确的分频,需要通过波形进行验证。
还有计数器的设计,我用了很长时间才编写出来,现在看看,也没有那么难了。
总之,我很感谢这次实验可以给我这样的机会,这个实验给了我很对的收获,我相信这会对我以后的学习和工作都有帮助。
参考文献
[1]周立功,SOPC嵌入式系统基础教程,北京航空航天大学出版社,2008。
4
[2]周立功,SOPC嵌入式系统实验教程,北京航空航天大学出版社,2006。
7
[3]张志刚,FPGA与SOPC设计教程—DE实践,西安电子科技大学出版社,2007
[4]潘松黄继业,EDA技术实用教程,科学出版社,2006。
8
[5]华清远见嵌入式培训中心,FPGA应用开发入门与典型实例,人民邮电出版社,2008.6
致谢
非常感谢李老师对我们的细心详细的指导,要不是李老师很仔细的检查我的课程设计,并从中发现我的诸多错误,我现在也没法这么快的把课程设计完成.
李老师为人随和亲切,上课时总是不忘记鼓励我们,老师非常耐心地给我们讲了这次课程设计应该要注意的地方,我们应该用什么心态去看待这次的课程设计,他说对课程设计对于电子科学与技术专业的学生是有很大帮助的,这可以提高我们的动手能力和协同能力,所以李老师要求我们一定要认真对待!
老师的鼓励使我认识到以后还要多学习各种电子方面的书籍,多进行操作,提高动手能力和理论水平!
在这次课程设计中我也遇到了比较多的问题,不过李老师每次都是不厌其烦给我们批改了,经过李老师的仔细批改,大部分的错误都解决了.老师无微不至的关怀和谆谆的教诲,高深的学术造诣让我获益匪浅,也让我学到了很多的关于课程设计的宝贵的经验,这是一生受益的事情!
所以,再一次由衷的的感谢李老师,谢谢!
附录源程序代码
std_logic_unsigned。
entityszzis
port(clk,k1,k2,k3,k4,c1,c2,ok2,ok3,reset1,reset2,clk2ms,xiang:
s1,s2,m1,m2,h1,h2:
instd_logic_vector(3downto0);
clk2ms,clk500ms,clk1s,o1,o2,o3,o4,ck:
out1,out2,out3,out4:
xuanze,xianshi:
outstd_logic_vector(7downto0));
endszz
architectureoneofszzis
signalm,t1:
std_logic;
signalhh1,hh2,ss1,ss2,A:
signalsel:
std_logic_vector(2downto0);
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- 基于 VHDL 数字 时钟 设计
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