实验十三集成与非门参数测试Word文件下载.docx
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将与非门任一输入端经毫安表接地,如图13-3所示,其余各端悬空,毫安表读数即IIS值,此值小于为合格。
测得:
IIS=mA。
(3)开门电平VON和关门电平VOFF的测量。
a.VON的测量
测量电路如图13-4所示。
在测量时,将VI从0慢慢增加,当输出端方才达到0.35V左右时的输入电压即为VON,此值小于为合格。
VON=V。
b.VOFF的测量
测量电路同上。
调剂输入电压VI,使开始时的输出端为低电平,然后慢慢减小VI,当输出端方才达到高电平常的输入电压即为VOFF,此值大于0.8V为合格。
测得:
VOFF=V。
(4)输出高电平VOH和输出低电平VOL的测量
a.测量电路同上。
将与非门任一输入端接地,其它输入端悬空,测量输出端的电压值,即得VOH,此值大于为合格。
VOH=V。
b.VOL的测量
将输入电平VI调至输入高电平,现在测得的输出电压值即为输出低电平VOL的值,此值小于为合格。
VOL=V。
事实上,只要开门电平VON合格,VOL也必然合格。
3.逻辑功能侧试
与非门输入端接逻辑开关(0/1开关),与非门输出端接发光二极管(LED0/1指示器)。
扳动0/1开关,给与非门输入不同的逻辑电平组合,观看LED0/1指示器显示状态,LED亮为高电平(逻辑1),LED熄灭为低电平(逻辑0),列出真值表。
4.动态测试
(1)从任一输入端输入单极性方波信号,如图13-5所示(方波信号可从数字逻辑实验系统中取得,方波信号频率以能稳固观看波形为准),其它输入均接高电平(0/1打在1位置),用示波器观看输入方波电压与输出方波电压的波形,比较两波形的相位关系。
(2)将接输入端的0/1开关其中之一打在0位置,用示波器观看现在的输入电压和输出电压的波形,记录之。
5.用示波器观看电压传输特性
与非门如图13-6连接,输入谷值电压在0~峰值电压在3~5V的锯齿波电压,并将此锯齿波输入信号作为示波器X轴的扫描输入。
与非门输出电压作为示波器Y轴的输入,示波器显示电压传输特性,观看并记录传输特性。
锯齿波输入信号可采纳图13-6所示方波加积分电路来取得。
四、实验仪器
数字逻辑实验箱,万用表,变阻器,示波器,74LS20,74LS00。
五、预习要求
1.温习门电路的工作原理和逻辑代数运算。
2.熟悉门电路的管脚排列。
3.温习示波器原理,弄清X轴输入方式。
六、实验报告要求
1.依照所测量的与非门各要紧参数,说明它们的含义是不是符合要求。
依照VON,VOFF,VOH,VOL计算抗干扰能力。
高电平抗干扰能力VNH=VOH-VON=
低电平抗干扰能力VNL=VOFF-VOL=
2.依照测量结果,说明74LS20或74LS00门电路的逻辑功能。
3.在内容4
(1)中,当接0/1开关的任意管脚悬空,问现在的输出波形如何?
假设三个脚都悬空,输出波形又如何?
4.说明不同功能的门电路闲置端的处置方法,如:
与非门,或非门,与或非门,异或门等。
七、试探题
1.如何用示波器来测量开门电平和关门电平。
2.测试电路中可否加入双极性方波信号。
实验十四组合逻辑电路设计
一、能用指定芯片完成组合逻辑电路的设计。
二、用实验验证所设计的逻辑电路的逻辑功能。
3、熟悉各类集成门电路及正确利用集成门电路。
二、设计要求
一、依照题意列出输入、输出真值表。
二、利用卡诺图化简,写出最简的逻辑函数表达式。
3、利用指定门电路(如74LS20等)实现逻辑功能。
一、用74LS20设计一表决逻辑电路,设有三个输入变量A、B、C,当输入变量中有二个或三个全为高电平“1”时,输出Y为“l”。
要求:
画出接线图。
二、静态测试:
按图连接电路,变量A、B、C用0/1开关信号,Y接LED0/1显示器。
改变开关量组合,测试电路的逻辑功能是不是与设计功能一致。
3、动态测试:
变量A、B、C用实验系统中两两分频的序列信号作为输入信号,Y接双踪示波器一个垂直通道,A、B、C之一接另一个垂直通道,观看并记录输入输出波形。
4、选做题:
用尽可能少的集成与非门
(1)设计一可控的半加/半减器。
(2)设计一可控的全加/全减器。
四、实验可用器件介绍
74LS00,74LS20引脚图见实验十三,其它芯片引脚功能见图14-1。
实验前画出已设计完成的逻辑电路及实验用的接线图,拟定实验仪器及元件,写出测试步奏。
六、实验后写出完整的实验报告。
图14-1
实验十五集成译码器及其应用
一、把握二进制译码器和7段显示译码器的逻辑功能。
2、了解各种译码器之间的差异,能正确选择译码器。
3、熟悉掌握集成译码器的应用方法。
4、把握集成译码器的扩展方式。
集成译码器是一种具有特定逻辑功能的组合逻辑器件,本实验以3线-8线二进制译码器74LS138为主,通过实验进一步把握集成译码器。
1.74LS138管脚及功能
图15-1
双排直立式集成3-8译码器74LS138各引脚功能及原理图中惯用画法如图15-1所示。
由功能表可知:
(1)三个使能端(
=0)任何一个无效时,八个译码输出都是无效电平,即输出全为高电平“1”;
(2)三个使能端(
=1)均有效时,译码器八个输出中仅与地址输入对应的一个输出端为有效低电平“0”,其余输出无效电平“1”;
(3)在使能条件下,每一个输出都是地址变量的最小项,考虑到输出低电平有效,输出函数可写成最小项的反,即:
2.用74LS138和门电路实现组合电路
给定逻辑函数L可写成最小项之和的标准式,对标准式两次取非即为最小项非的与非,即
逻辑变量作为译码器地址变量,即可用74LS138和与非门实现逻辑函数L。
3.用译码器实现数据分派
将需要传输的数据作为译码器的使能信号,地址变量作为数据输出通道的选择信号,译码器就能够实现有选择的输出数据。
1.74LS138功能测试
将74LS138输出Y7~Y0接LED0/1指示器,地址A2A1A0输入接0/1开关变量,使能端接固定电平(VCC或地)。
EN1EN2AEN2B≠100时,任意扳动0/1开关,观看LED显示状态,记录之。
EN1EN2AEN2B=100时,按二进制顺序扳动0/1开关,观看LED显示状态,并与功能表对照,记录之。
2.按图15-2连接电路,测试电路逻辑功能,列出逻辑函数F的真值表。
图15-2
3.按图15-3连接电路,使能端EN1接方波输入数据,频率以眼睛分辨得出LED闪动为准。
改变地址开关量,观看LED闪动位置转变情形。
方波输入和输出F接双踪示波器,调剂方波频率使示波器稳固显示,比较输入输出波形。
EN1接高电平,方波输入数据接到EN2A(或EN2B)另一低电平有效的
使能端接地,用示波器比较输入数据和输出数据之相位关系,并与前一接法进行比较。
图15-3
4.用74LS138和74LS20实现下述逻辑函数(任选一)
L(A,B,C)=AB+AC+BC;
L(A,B,C)=
;
实现全加器。
四、预习要求
预习教材相关章节内容,完成任选题的设计工作,画出原理图和接线图。
五、实验仪器
数字逻辑实验箱,示波器,74LS20,74LS138。
1.74LS138功能验证结论。
2.逻辑函数F的真值表和相关结论。
3.设计原理图和验证结果。
1.如何用74LS138实现4线-16线数据分派;
2.如何用74LS138实现四变量逻辑函数。
实验十六数据选择器及其应用
1。
了解数据选择器(多路开关MUX)的逻辑功能及经常使用集成数选器。
2.把握数据选择器的应用方式。
本实验利用的集成数据选择器74LS151为8选1数据选择器,数据选择端3个地址输入A2A1A0用于选择8个数据输入通道D7~D0中对应下标的一个数据输入通道,并实现将该通道输入数据传送到输出端Y(或互补输出端
)。
74LS151还有一个低电平有效的使能端
,以便实现扩展应用。
74LS151引脚功能如图16-1和附表所示。
在使能条件下(
=0),74LS151的输出能够表示为
,其中mi为地址变量A2、A1、A0的最小项。
只要确信输入数据就能够实现相应的逻辑函数,成为逻辑函数发生器。
1.功能测试
按图16-2连接电路,8个数据输入中仅一个接地(0),其余悬空或接VCC
(1),列表验证74LS151功能是不是与上表一致。
2.逻辑函数发生器
将图16-2中
、D1、D2、D4、D7接“0”,D0、D3、D5、D6接“1”,0/1逻辑开关按自然二进制数改变,列表记录输出Y逻辑值。
地址输入A2、A1、A0别离改接(图形编号01)序列输出L2、L1、L0,用双踪示波器对照观看输出波形。
现在,电路为一个固定序列发生器。
3.用74LS151实现(任选一题)
数字逻辑实验箱,万用表,双踪示波器,74LS151。
1.温习教材相关内容,把握数选器逻辑功能。
2.适当组织实验进程,绘制实验数据表格。
1.74LS151功能测试结论;
2.74LS151按规定连接的逻辑函数发生器数据及功能;
3.用单片74LS151实现任选题的原理图和验证结果。
如何74LS151实现四变量乃至更多变量的逻辑函数。
八、其它数选器
1.74LS251
74LS251是三态输出的8选1数据选择器,与151有相同的管脚散布,
为高电平常,输出高阻状态。
2.74LS153
74LS153是双4选1数据选择器,两数据选择器共用数选输入A1A0,无互补输出端。
芯片管脚如以下图散布。
实验十七触发器及其功能转换
一、把握大体RS、JK、D、T、T'
触发器的逻辑功能。
2、熟悉各种触发器之间的相互转换方法。
3、熟悉不同结构形式触发器工作特性的差异。
4、熟悉触发器应用。
触发器是一种具有经历功能的二进制存贮器件,是组成各类时序逻辑电路的大体器件之一。
就触发器功能而言,有RS、JK、D、T、T'
触发器。
就触发器结构而言,一样有主从、边沿之分。
边沿型触发器有较好的抗干扰性能。
D触发器和JK触发器都有TTL和CMOS集成产品。
一、大体RS触发器可由二个与非门所组成,如图17-1所示,没有单独的集成产品。
在相应的置位(S)或复位(R)加有效电平(信号),大体RS触发器置位(Q=1)或复位(Q=0)。
图示与非门组成的大体RS触发器,有效触发电平为低电平“0”,其功能见附表。
图17-1
二、JK触发器
本实验用74LS113是主从型双JK集成触发器,其外引线排列及功能见图17-2和附表。
图17-2
JK触发器具有维持、置数和计数三种功能。
由CP=1期间J、K的状态(按真值表)决定CP脉冲下跳后触发器状态Qn+1。
表中Qn是CP下跳前触发器状态,称为原状态;
Qn+1称为次状态。
74LS113的S端是低电平有效的直接置位端,该引脚信号不受CP操纵,74LS113没有直接复位R引脚。
主从型JK触发器的逻辑符号如图17-3所示。
图17-3
3。
D触发器
74LS74是边沿型双D触发器,时钟CP上跳沿有效,即触发器原状态和次状按CP的上升沿划分。
74LS74的引脚如图17-4散布,D触发器功能见附表,逻辑符号见图17-3。
图17-4
4.触发器功能转换
不同逻辑功能的触发器能够相互转换,只要在触发器输入端加组合转换电路即可。
各触发器的特点方程如下:
JK触发器:
D触发器:
T触发器:
T′触发器:
三、实验内容
1.测试触发器功能
a.与非门(74LS20或74LS00)按图17-1连接,置位端和复位端接0/1开关,输出端Q和
接LED。
改变开关组合,与RS触发器真值表比较。
b.74LS113一个触发器的S、J、K接0/1开关,输出端Q和
接LED,CP接A/B手动脉冲。
改变开关组合,按动A/B按钮,观看LED显示状态,与JK触发器真值表比较。
2.触发器功能转换
74LS113按图17-5连接,改变开关组合,按动A/B按钮,观看LED显示状态,与D触发器真值表比较。
图17-5
3.触发器计数(分频)功能
74LS113接成T′触发器(如图17-6),别离在T=0和T=1情形下,用示波器观看、比较输入、输出波形,得出可控计数结论。
图17-6
74LS74按图17-6接成T触发器,用示波器观看、比较输入、输出波形,得出二进制计数(二分频)结论,并与以上T=1输出波形比较,可见输出状态转变时刻的不同。
74LS74按图17-7连接,示波器观看、比较方波输入、输出Q1和Q2波形,得出二位二进制计数(四分频)结论。
图17-7
一、预习教材相关内容,了解触发器功能及时钟边沿。
二、确信实验线路连接,画出接线图,拟定实验必要的表格。
数字逻辑实验箱,示波器,74LS20,74LS113,74LS74。
1.RS、JK、D、T、T′触发器功能验证结论。
2.触发器状态翻转的时钟边沿和相关结论。
3.计数器的分频作用。
七、其它型号集成触发器
实验十八集成计数器及其应用
1、学习了解中规模集成计数器的计数分频功能;
2、把握集成计数器组成N进制的计数器的连接方式。
1.集成计数器74LS161
本实验所用集成芯片为异步清零同步预置四位二进制递增计数器74LS161,集成芯片的各功能端如图18-1所示,其功能见附表。
图18-1
74LS161为异步清零计数器,即
端输入低电平,不受CP操纵,输出端当即全数为“0”,功能表第一行。
74LS161具有同步预置功能,在
端无效时,
端输入低电平,在时钟一起作用下,CP上跳后计数器状态等于预置输入DCBA,即所谓“同步”预置功能(第二行)。
和
都无效,ET或EP任意一个为低电平,计数器处于维持功能,即输出状态不变。
只有四个操纵输入都为高电平,计数器(161)实现模16加法计数,Q3Q2Q1Q0=1111时,CO=1。
2.任意进制计数器(模长M≤16)
用集成计数器实现M进制计数有两种方式,反馈清零法和反馈预置法。
图18-2(a)为反馈清零法连接,图18-2(b)为反馈预置零法连接。
(a)(b)
图18-2
3.集成计数器扩展应用(模长M>16)
当计数模长M大于16时,可用两片以上集成计数器级联触发器来实现。
集成计数器可同步连接,也能够异步连接成多位计数器,然后采纳反馈清零法或反馈预置法实现给定模长M计数。
图18-3所示为同步连接反馈清零法实现模长大于16计数电路原理图。
图18-3
1.计数器功能测试:
图18-4
按图18-4连接电路。
a)使0/1开关全数为“1”按动A/B开关,观看LED显示状态,并作记录。
b)在输出状态非全“1”情形下,
端所接0/1开关变成“0”,观看LED显示状态,按动A/B开关后,再观看LED显示状态。
改变预置数再观看按动A/B开关前后LED显示状态。
c)将
端所接0/1开关变成“0”,观看LED显示状态。
d)使0/1开关全数为“1”,使能端(ET、EP)接低电平,按动A/B开关观看可否实现计数。
2.别离按图18-2(a)和(b)连接电路,CP接A/B开关,观看计数状态的转变进程,并记录该状态循环。
3.将图18-2CP改接频率为2KHz左右的方波脉冲,用示波器观看并画出Q0,Q1,Q2,Q3及计数脉冲波形,要求对准时刻关系。
4.设计一模长M=7的计数电路。
1.熟悉芯片各引脚排列。
2.弄清组成模长M进制计数器的原理。
3.实验前设计好实验所用电路,画出实验用的接线图。
五、实验器材
双踪示波器,数字逻辑实验箱,74LS161,74LS20。
1、74LS161测试结论。
2、图18-2状态循环图和模长。
3、7进制计数器的电路设计图、连线图和计数器的测试结果。
4、测试进程中显现的问题及解决方法。
七、其它集成计数器
1.74LS160(同步预置异步复位一名BCD加法计数器)
74LS160有与74LS161一样的引脚排列和功能,区别在于160是BCD计数器,Q3Q2Q1Q0=1001时,CO=1。
2.74LS190(可预置同步可逆BCD计数器)
74LS190是BCD同步加/减计数器,并行输出。
计数时,时钟CP的上升沿有效。
CP端、加/减端(
)和置数端(
)都先通过缓冲,从而降低了这些输入端对驱动信号的要求。
附表列出了74LS190的要紧功能,下面作简要说明。
1)预置数:
当置数端(
)为低电平常,数据输入端信号A、B、C、D将对内部触发器直接置位或复位,结果使QA=A、QB=B、QC=C、QD=D,而与其他操纵端的电平无关。
2)计数:
在许诺端
为低电平,置数端无效(
=1)的条件下,假设加/减输入端
为低电平,那么可进行加计数,反之可进行减计数。
3)禁止计数:
当许诺端
为高电平常,计数被禁止。
值得注意的是,许诺端的电平应在CP为高电平常发生转变。
4)级联:
当计数器溢出时,进位/借位输出端(CO/BO)产生一个宽度为一个CP周期的正脉冲,串行时钟端(QCR)也形成一个宽度等于时钟低电平部份的负脉冲,上述正脉冲或负脉冲的后沿比产生溢出的时钟脉冲上升沿略微滞后,它们可作为级联信号来用。
例如,把两级74LS190连接为同步计数器,只要将低位计数器的QCR端连至高位计数器的许诺端
而要把两级计数器连接为异步计数器,那么低位计数器的QCR端应和高位计数器的CP端相连.CO/BO端可用来完成高速计数的先行进位。
3.74LS90(二—五—十进制计数器)
74LS90内部有一个二进制计数器,时钟
,输出Q0;
一个五进制计数器,时钟
,输出Q3Q2Q1;
可异步组成十进制计数器。
它有两高电平有效的清零端R0A、R0B和两高电平有效的置9端S9A、S9B,其功能表如附表所示。
当计数脉冲由
输入,Q0与
相连时,就组成8421BCD计数器。
当计数脉冲由
输入,Q3与
相连时,那么可组成5421BCD计数器。
八、选做和提高题
1.按图18-3电路完成连接和测试。
2.设计一用同步连接反馈预置法实现给定模长(16<M<256)计数电路。
3.设计一用异步连接反馈预置法实现给定模长(16<M<256)计数电路。
4.设计一用异步连接反馈清零法实现给定模长(16<M<256)计数电路。
实验十九集成移位寄放器
了解移位寄放器的逻辑功能及经常使用集成移位寄放器。
2.把握移位寄放器的应用方式。
本实验利用的集成移位寄放器是四位可逆可并行预置的移位寄放器74LS194。
74LS194管脚功能见图19-1和附表。
由功能表可知,74LS194具有异步清零功能,
端输入低电平信号,四个输出端都当即变成“0”。
在
无效时,两工作方式输入端M1M0电平决定74LS194工作方式。
M1M0=11,并行预置数,在时钟上跳时刻,并行输入数据D3D2D1D0预置到并行输出端;
M1M0=10,左移寄放,左移输入端DSL输入数据寄放到Q0,列位数据向高位移动;
M1M0=01,右移寄放,右移输入端DSR输入数据寄放到Q3,列位数据向低位移动;
M1M0=00,寄放器处于维持工作方式,寄放器状态不变。
按图19-2连接电路,并按下表改变0/1开关逻辑值,记录输出逻辑值。
M1M0
DSLDSR
CP
Q3Q2Q1Q0
1
11
10
01
00
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- 实验 十三 集成 与非门 参数 测试