CPLD数字时钟文档格式.docx
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CPLD数字时钟文档格式.docx
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Hb:
ININTEGERRANGE0TO2;
QSa,QMa,QHa:
OUTINTEGERRANGE0TO9;
QSb,QMb:
OUTINTEGERRANGE0TO4;
QHb:
OUTINTEGERRANGE0TO2
);
ENDclk11;
ARCHITECTUREaOFclk11IS
BEGIN
PROCESS(CLK)
VARIABLEtmpsa,tmpma,tmpha:
INTEGERRANGE0TO9;
VARIABLEtmpsb,tmpmb:
INTEGERRANGE0TO4;
VARIABLEtmphb:
INTEGERRANGE0TO2;
BEGIN
IFCLRN='
0'
THEN
tmpsb:
=0;
tmpsa:
tmpmb:
tmpma:
tmphb:
tmpha:
ELSE
IF(CLK'
eventANDCLK='
1'
)THEN
IFLDN='
THEN
tmpsa:
=Sa;
tmpsb:
=Sb;
tmpma:
=Ma;
tmpmb:
=Mb;
tmpha:
=Ha;
tmphb:
=Hb;
ELSIFEN='
IF(tmpsb=4ANDtmpsa=9ANDtmpmb=4ANDtmpma=9)THEN
IF(tmphb=2ANDtmpha=3)THEN
tmpha:
=0;
=0;
ELSIFtmpha=9THEN
=tmphb+1;
ELSEtmpha:
=tmpha+1;
ENDIF;
IF(tmpsb=4ANDtmpsa=9)THEN
IFtmpma=9THEN
IFtmpmb=4THENtmpmb:
ELSEtmpmb:
=tmpmb+1;
ELSEtmpma:
=tmpma+1;
IFtmpsa=9THEN
tmpsa:
IFtmpsb=4THENtmpsb:
ELSEtmpsb:
=tmpsb+1;
ELSEtmpsa:
=tmpsa+1;
QSa<
=tmpsa;
QSb<
=tmpsb;
QMa<
=tmpma;
QMb<
=tmpmb;
Qha<
=tmpha;
Qhb<
=tmphb;
ENDPROCESS;
ENDa;
2)电路图
3)波形图
4)分析
从波形图可见当秒针计数器满50秒,有进位;
当分针计数器满50分钟,有进位;
当小时计数器满24小时,计数器清零,可见,达到了设计要求。
2.由三个模块实现的数字钟设计方案
1)程序
程序1(24小时计数器):
ENTITYcout24_vIS
PORT(
CLRN,LDN,EN,CLK:
Da:
Db:
Qa:
Qb:
OUTINTEGERRANGE0TO2
ENDcout24_v;
ARCHITECTUREaOFcout24_vIS
PROCESS(Clk)
VARIABLEtmpa:
INTEGERRANGE0TO9;
VARIABLEtmpb:
THENtmpb:
tmpa:
IFLDN='
tmpa:
=Da;
tmpb:
=Db;
ELSIFEN='
IFtmpa=9THEN
tmpa:
=tmpb+1;
ELSIF(tmpb=2ANDtmpa=3)THEN
ELSEtmpa:
=tmpa+1;
Qa<
=tmpa;
Qb<
=tmpb;
ENDPROCESS;
程序2(50进制计数器):
USEieee.std_logic_unsigned.all;
ENTITYcout50_v11IS
INSTD_LOGIC_VECTOR(3downto0);
INSTD_LOGIC_VECTOR(2downto0);
OUTSTD_LOGIC_VECTOR(3downto0);
OUTSTD_LOGIC_VECTOR(2downto0);
RCO:
OUTSTD_LOGIC
ENDcout50_v11;
ARCHITECTUREaOFcout50_v11IS
STD_LOGIC_VECTOR(3downto0);
STD_LOGIC_VECTOR(2downto0);
="
000"
;
0000"
ELSEIF(Clk'
eventANDClk='
THENtmpa:
IFtmpa="
1001"
="
IFtmpb="
100"
THENtmpb:
ELSEtmpb:
=tmpb+1;
Qa<
RCO<
=tmpb
(2)ANDtmpa(0)ANDtmpa(3)ANDEN;
--十位为'
100'
,即4,个位为'
1001'
即9时,执行进位
从波形图可见当秒针计数器满50秒,有进位,即ARCO进位变高电平;
当分针计数器满50分钟,有进位,即BRCO进位变高电平;
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