verilog试题.docx
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verilog试题.docx
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verilog
[单项选择题]
1、下面哪个是可以用verilog语言进行描述,而不能用VHDL语言进行描述的级别?
()
A.开关级
B.门电路级
C.体系结构级
D.寄存器传输级
参考答案:
A
[单项选择题]
2、在verilog中,下列语句哪个不是分支语句?
()
A.if-else
B.case
C.casez
D.repeat
参考答案:
D
[单项选择题]
3、下列哪些Verilog的基本门级元件是多输出()
A.nand
B.nor
C.and
D.not
参考答案:
D
[单项选择题]
4、Verilog连线类型的驱动强度说明被省略时,则默认的输出驱动强度为()
A.supply
B.strong
C.pull
D.weak
参考答案:
B
[单项选择题]
5、已知“a=1b’1;b=3b’001;”那么{a,b}=()A.4b’0011B.3b’001C.4b’1001D.3b’101
参考答案:
C
[多项选择题]
6、根据调用子模块的不同抽象级别,模块的结构描述可以分为()
A.模块级
B.门级
C.开关级
D.寄存器级
参考答案:
A,B,C
[单项选择题]
7、在verilog语言中,a=4b’1011,那么&a=()A.4b’1011B.4b’1111C.1b’1D.1b’0
参考答案:
D
[单项选择题]
8、在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。
A.8B.16C.32D.64
参考答案:
C
[填空题]9VerilogHDL语言进行电路设计方法有哪几种?
参考答案:
1、自上而下的设计方法(Top-Down)
2、自下而上的设计方法(Bottom-Up)
3、综合设计的方法
[填空题]10Reg型和wire型信号有什么本质的区别?
Reg型信号的初始值一般是什么?
参考答案:
Reg型信号用于进程语句中,并且其语句是顺序语句;而wire型信号则用于模块中,并且其语句是并发语句;Reg型信号的初始值一般为左边值,即0。
[填空题]11你所知道的可编程逻辑器件有(至少两种):
()。
参考答案:
FPGA,CPLD,GAL,PAL
[单项选择题]
12、inout端口可以定义成下列哪种数据类型()。
A.reg类型
B.net类型
C.reg或net类型
D.整数类型
参考答案:
B
[单项选择题]
13、下列描述代码可综合的是()
A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever
参考答案:
C
[填空题]14有限状态机分为()和Mealy两种类型。
参考答案:
Moore
[填空题]15可编程逻辑器件的优化过程主要是对()和资源的处理过程。
参考答案:
速度
[填空题]16简述VerilogHDL编程语言中函数与任务运用有什么特点?
参考答案:
函数和任务都能独立完成相应电路功能,通过在同一模块中的调用实现相应逻辑电路功能。
但它们又有以下不同:
⑴、函数中不能包含时序控制语句,对函数的调用,必须在同一仿真时刻返回。
而任务可以包含时序控制语句,任务的返回时间和调用时间可以不同。
⑵、在函数中不能调用任务,而任务中可以调用其它任务和函数。
但在函数中可以调用其它函数或函数自身。
⑶、函数必须包含至少一个端口,且在函数中只能定义input端口。
任务可以包含0个或任何多个端口,且可以定义
input、output和inout端口。
⑷、函数必须返回一个值,而任务不能返回值,只能通过output或inout端口来传递执行结果。
[填空题]17随着EDA技术的不断完善与成熟,自顶向下的设计方法更多的被应用于()设计当中。
参考答案:
VerilogHDL
[填空题]18完整的条件语句将产生()电路,不完整的条件语句将产生时序电路。
参考答案:
组合
[填空题]19下面是通过case语句实现四选一电路部分程序,将横线上的语句补上,使程序形成完整功能。
参考答案:
case({s1,s0})2’b00:
out=i0;
2’b01:
out=i1;
2’b10:
out=i2;2’b11:
out=i3;
[填空题]20设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。
端口设定如下:
输入端口:
CLK:
时钟,RST:
复位端,EN:
时钟使能端,LOAD:
//置位控制端,DIN:
置位数据端;输出端口:
COUT:
进位输出端,DOUT:
计数输出端。
参考答案:
[填空题]
21程序注解,并说明整个程序完成的功能。
参考答案:
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[填空题]22简述FPGA与CPLD两种器件应用特点。
参考答案:
CPLD与FPGA都是通用可编程逻辑器件,均可在EDA仿真平台上进行数字逻辑电路设计,它们不同体现在以下几方面:
⑴、FPGA集成度和复杂度高于CPLD,所以FPGA可实现复杂逻辑电路设计,而CPLD适合简单和低成本的逻辑电路设计。
⑵、FPGA内主要由LUT和寄存器组成,倾向实现复杂时序逻辑电路设计,而CPLD内主要由乘积项逻辑组成,倾向实现组合逻辑电路设计。
⑶、FPGA工艺多为
SRAM、flash等工艺,掉电后内信息消失,所以该类型需外配存储器,而CPLD工艺多为EEPROM等工艺,掉电后信息不消失,所以不用外配存储器。
⑷、FPGA相对CPLD成本高,但都可以在内都镶嵌硬核和软核,实现片上系统功能。
[填空题]23简述基于数字系统设计流程包括哪些步骤?
参考答案:
包括五个步骤:
⑴、设计输入:
将设计的结构和功能通过原理图或硬件描述语言进行设计或编程,进行语法或逻辑检查,通过表示输入完成,否则反复检查直到无任何错误。
⑵、逻辑综合:
将较高层的设计描述自动转化为较低层次描述的过程,包括行为综合,逻辑综合和版图综合或结构综合,最后生成电路逻辑网表的过程。
⑶、布局布线:
将综合生成的电路网表映射到具体的目标器件中,并产生最终可下载文件的过程。
⑷、仿真:
就是按照逻辑功能的算法和仿真库对设计进行模拟,以验证设计并排除错误的过程,包括功能仿真和时序仿真。
⑸、编程配置:
将适配后生成的编程文件装入到PLD器件的过程,根据不同器件实现编程或配置。
[单项选择题]
24、请根据以下两条语句的执行,最后变量A中的值是()。
reg[7:
0]A;
A=2’hFF;
A.8’b0000_0011B.8’h03C.8’b1111_1111D.8’b11111111
参考答案:
A
[单项选择题]
25、P,Q,R都是4bit的输入矢量,下面哪一种表达形式是正确的()
A.inputP[3:
0],Q,R;
B.inputP,Q,R[3:
0];
C.inputP[3:
0],Q[3:
0],R[3:
0];
D.input[3:
0]P,[3:
0]Q,[0:
3]R;
E.input[3:
0]P,Q,R;
参考答案:
E
[单项选择题]
26、子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化()。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
参考答案:
B
[填空题]27大型数字逻辑电路设计采用的IP核有软
IP、()和硬IP。
参考答案:
固IP
[填空题]28系统函数和任务函数的首字符标志为(),预编译指令首字符标志为()。
参考答案:
$;#
[填空题]29VerilogHDL中任务可以调用其他任务和()。
参考答案:
函数[填空题]30状态机常用状态编码有()。
参考答案:
二进制、格雷码、独热码
[填空题]31EDA缩写的含义为()
参考答案:
电子设计自动化(ElectronicDesignAutomation)
[填空题]32试使用VerilogHDL设计一个10进制计数器,规定模块定义为modulecount10(out,clr,clk),其中clk为时钟输入,clr为同步清零输入,低电平有效,out为计数器输出。
(1)写出10进制计数器VerilogHDL设计程序并注释;
(2)写出10进制计数器VerilogHDL测试文件并注释;
参考答案:
[填空题]33试设计一个3/8译码器,规定模块定义为moduleDecoder(Out,In,En),其中Out为译码器输出,In为译码器输入,En为译码使能输入。
要求:
写出3/8译码器VerilogHDL设计程序并注释.
参考答案:
[单项选择题]
34、Verilog语言与C语言的区别,不正确的描述是()
A.Verilog语言可实现并行计算,C语言只是串行计算;
B.Verilog语言可以描述电路结构,C语言仅仅描述算法;
C.Verilog语言源于C语言,包括它的逻辑和延迟;
D.Verilog语言可以编写测试向量进行仿真和测试。
参考答案:
C
[单项选择题]
35、关于函数的描述下列说法不正确的是()
A.函数定义中不能包含任何时序控制语句;
B.函数至少有一个输入,包含任何输出或双向端口;
C.函数只返回一个数据,其缺省为reg类型;
D.函数不能调用任务,但任务可以调用函数。
参考答案:
B
[单项选择题]
36、关于过程块以及过程赋值描述中,下列正确的是()
A.在过程赋值语句中表达式左边的信号一定是寄存器类型
B.过程块中的语句一定是可综合的
C.在过程块中,使用过程赋值语句给wire赋值不会产生错误
D.过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感
参考答案:
A
[单项选择题]
37、状态机的编码风格包括一段式、两段式和三段式,下列描述正确的是()
A.一段式寄存器输出,易产生毛刺,不利于时序约束;
B.二段式组合逻辑输出,不产生毛刺,有利于时序约束;
C.三段式寄存器输出,不产生毛刺,有利于时序约束;
D.所有描述风格都是寄存器输出,易产生毛刺,有利于时序约束。
参考答案:
C[单项选择题]
38、在高速系统设计中,下列哪种优化方案的目的不是为了提高系统的工作频率()
A.流水线
B.树型结构
C.迟置信号后移
D.资源共享
参考答案:
D
[单项选择题]
39、下列代码描述中,不能产生时序逻辑的()
A.A
B.B
C.C
参考答案:
A
[单项选择题]
40、下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是()
A.A
B.B
C.C
D.D
参考答案:
C
[单项选择题]
41、下列数组描述中不正确的代码是()。
A.integercou[7:
0];
B.regbool[16:
0];
C.integermat[4:
0]
[0:
127];
D.reg[8*8:
1]carray_value;
参考答案:
D
[填空题]42块语句有两种,一种是begin-end语句,通常用来标志()执行的语句;一种是fork-join语句,通常用来标志()执行的语句。
参考答案:
顺序;并行
[填空题]43一个大型的组合电路总延时为100ns,采用流水线将它分为两个较小的组合电路,理论上电路最高工作频率可达()MHz。
参考答案:
20
[填空题]44Verilog语言规定的两种主要的数据类型分别是wire(或net)和reg。
程序模块中输入,输出信号的缺省类型为()。
参考答案:
wire(或net)
[填空题]45Verilog语言规定了逻辑电路中信号的4种状态,分别是0,1,X和Z。
其中0表示低电平状态,1表示高电平状态,X表示不定态(或未知状态),Z表示()。
参考答案:
高阻态[填空题]46IEEE标准的硬件描述语言是()和VHDL。
参考答案:
verilogHDL[填空题]47用阻塞赋值方式编程实现二选一功能。
参考答案:
[填空题]48编程实现两个4位二进制数相减的程序。
参考答案:
[填空题]49编程实现带同步清
0、同步置1的D触发器。
参考答案:
[填空题]50在Verilog语言中什么情况下必需使用复合语句?
表达一个复合语句的的语法是怎样的?
参考答案:
在进程语句中,其条件和循环语句中,只能执行一条语句,当多于一条语句时,则要采用复合语句,复合语句以begin开头,以end作为结束。
[填空题]51根据下面的程序,画出产生的信号波形。
52根据下面的程序,画出产生的信号波形。
参考答案:
[填空题]53试用verilog语言产生如下图所示的测试信号
参考答案:
[填空题]54试用verilog语言,利用内置基本门级元件,采用结构描述方式生成如图所示的电路。
参考答案:
[填空题]55用EDA技术进行电子系统设计的目标是最终完成()的设计与实现。
参考答案:
ASIC
[填空题]56可编程器件分为()和CPLD。
参考答案:
FPGA
[填空题]57随着EDA技术的不断完善与成熟,()的设计方法更多的被应用于VerilogHDL设计当中。
参考答案:
自顶向下
[填空题]58目前国际上较大的PLD器件制造公司有()和()公司。
参考答案:
Altera;Xilinx
[填空题]59完整的条件语句将产生()电路,不完整的条件语句将产生()电路。
参考答案:
组合;时序
[单项选择题]
60、大规模可编程器件主要有
FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是()。
A.FPGA全称为复杂可编程逻辑器件;
B.FPGA是基于乘积项结构的可编程逻辑器件;
C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;
D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。
参考答案:
C
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