清华大学数字大规模集成电路06组合逻辑课件2.docx
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清华大学数字大规模集成电路06组合逻辑课件2
第二节有比逻辑VDD电阻负载RLFIn1In2In3PDNVSS(a电阻负载In1In2In3PDNVSS(b耗尽型NMOS负载耗尽型负载VT<0VSSFIn1In2In3PDNVSS(c伪NMOSFVDDPMOS负载VDD目的:
与互补CMOS相比可以减少器件的数目数字大规模集成电路清华大学微电子所周润德第六章
(2)第1页2004-10-27
有比逻辑VDDResistiveLoad共N个晶体管+负载RLVOH=VDDVOL=FRPNRPN+RLIn1In2In3不对称响应PDNtpL=0.69RLCL有静态功耗VSS2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第2页
伪NMOS(Pseudo-NMOSVDDABCDFCLVOH=VDD(similartocomplementaryCMOS2VOL⎞kp⎛2–-------------⎟=------(V–V–VVk⎜(VDDTpnDDTnOL2⎠2⎝类似于互补CMOSkpVOL=(VDD–VT1–1–------(assumingthatVT=VTn=VTpknSMALLERAREA&LOADBUTSTATICPOWERDISSIPATION!
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较小的面积和驱动负载,但有静态功耗2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第3页
Pseudo-NMOS电压传输特性(VTC)VDD3.0PMOS负载VSSVout[V]2.52.0W/Lp=4FIn1In2In3PDN1.5W/Lp=21.00.5W/Lp=0.5W/Lp=0.25W/Lp=1VSS伪NMOS0.00.00.51.01.52.02.5Vin[V]在性能、功耗+噪声容限之间综合考虑2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第4页
伪nMOS/pMOS逻辑
(1)伪nMOS逻辑的基本电路1.2.3.4.5.p管作负载,其栅极接地n个输入端的伪nMOS电路有n+1个管子knkp的比例影响传输特性的形状及反相器VOL的值当驱动管导通时,总有一恒定的DC电流(静态功耗)当驱动管和负载管均不导通时,输出电压取决于管子的次开启特性6.噪声容限NML比NMH差很多7.基本方程8.应用场合2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第5页
伪nMOS逻辑Vdd负载VoutVin驱动GND伪pMOS逻辑Vdd驱动VinVout负载GND2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第6页
(2)伪NMOS的设计:
驱动管与负载管的尺寸应有一合适的比率1.为减少静态功耗,驱动电流IL应当小2.为了得到合理的NML,VOL=IL(RPDN应当低3.为了减少tPLH=CLVDD,IL应当大2IL4.为了减少tPHL=0.69RPDNCL,RPDN应当小条件1与3是矛盾的,可见:
实现一个较快的门意味着较多的静态功耗及较小的噪声余量。
2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第7页
(3)多漏极逻辑2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第8页
改善负载
(1):
采用可变负载VDDEnableM1M2M1>>M2FABCDCL可变负载2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第9页
改善负载
(2):
采用差分逻辑VDDVDDM1M2OutAABBOutPDN1PDN2VSSVSS串联电压开关逻辑(CVSL,也常称为差分串联电压开关逻辑DifferentialCascodeVoltageSwitchLogic(DCVSL2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第10页
差分逻辑
(1)差分串联电压开关逻辑:
DifferentialCascodeVoltageSwitchLogic(DCVS
(2)差分分离电平:
DifferentialSplit-Level(DSL)(3)再生推拉串联逻辑:
RegenerativePush-PullCascodeLogic(PPCL2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第11页
DCVSLDCVSL瞬态过渡响应2.5Voltage[V]AB1.5ABA,BA,B0.5静态逻辑:
互补NMOS下拉管,交叉连接PMOS上拉管-0.500.20.40.60.8负载:
仅一个PMOS管,具有伪NMOS优点Time[ns]差分型:
同时要求正反输入,面积大,但在要求互补输出或两个下拉网络能共享时比较有利比通常的CMOS逻辑慢(因Latch反馈作用有滞后现象,但在特定情况下很快,例如存储器纠错逻辑的XOR门)无静态功耗,但有较大的翻转过渡(Cross-over)电流2004-10-27数字大规模集成电路清华大学微电子所周润德1.0第六章
(2)第12页
DCVSL例子(共享逻辑)OutOutBBBBAAXOR-NXORgate全加器2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第13页
时钟控制的CVSL由时钟控制的CVSL构成四变量异或门2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第14页
带锁存灵敏放大器的CVSL(或称SSDL,Sample-SetDifferentialLogic)2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第15页
差分分离电平逻辑DifferentialSplit-LevelLogic(DSL)5VT2T3T4VOLT1概念:
以“交叉p管以及Vref管”代替p管负载减少在节点q和q’上的逻辑摆幅3.2V2.5V假设:
例如,Vref=Vdd/2+VTq和q’点Vmax=Vdd/2是静态逻辑可降低摆幅,因而使tp减少,但有静态功耗(T2-T4及左边PDN导通)T2-T4导通时,成为有比逻辑,故应使T2较小,但这又减慢上拉时间T3处于导通边缘(几乎off),易于快速翻转下拉管工作在低电压,减轻了热电子效应工艺和电源电压的容差是一个问题2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第16页
推拉串联逻辑Push-PullCascodeLogic(PPCLCVSLPPCL2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第17页
SFPL(源极跟随上拉逻辑SourceFollowerPull-upLogic1.原理2.优点:
a.允许采用较小的n下拉管,较小的自载(Self-loading)b.可实现高扇入c.紧凑的版图布置2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第18页
第三节传输管逻辑(Pass-TransistorLogic)个晶体管(用NMOS实现)无静态功耗实现XOR、MUX时优于CMOS(在加法器和乘法器中常运用XOR和MUX)实现AND、OR时比CMOS差2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第19页
NMOS传输管逻辑电压[V]3.0In2.0OutxIn1.5µm/0.25µmVDDxOut0.5µm/0.25µm0.5µm/0.25µm1.00.000.511.52B时间[ns]ABF=AB0AND门2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第20页
NMOS开关C=2.5VA=2.5VBCLMnM1C=2.5VM2A=2.5VBVB并不上拉至2.5V,而是2.5V-VTN阈值电压损失引起下一级逻辑门的静态功耗NMOS的阈值由于体效应而变高2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第21页
NMOS传输管逻辑解决办法1:
电平恢复晶体管(LevelRestoringTransistor)VDD电平恢复MrBAMnXM10.00100200300400500VDDM22.01.0Out•优点:
X处(高)电平恢复至全摆幅•缺点:
恢复晶体管附加了电容,在X处取电流•有比(逻辑)问题2004-10-27数字大规模集成电路电平恢复晶体管尺寸的确定•电平恢复晶体管尺寸的上限•注意传输晶体管下拉电路可能会有几个晶体管堆叠在一起第六章
(2)第22页清华大学微电子所周润德
单端电平恢复电路电平恢复晶体管输出反相器差分电平恢复电路反馈反相器差分电平恢复电路可以以较少的晶体管数为代价获得较小的延时静态、动态结构的电平恢复电路不同的电平恢复电路构成不同的逻辑类型2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第23页
解决办法2:
传输门晶体管的VT=0但要注意漏电电流VDDVDD2.5V0VVDD0VOut2.5V2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第24页
解决办法3:
传输门(TransmissionGate:
NMOS+PMOS)CABACC30CA=2.5VBC=2.5VBCLC=0V传输门电阻Rn2.5VRnVoutRpResistance,ohms20Rp2.5V100VRn||Rp00.01.0Vout,V2.0第六章
(2)第25页2004-10-27数字大规模集成电路清华大学微电子所周润德
传输门电路的延时2.5In0V1Vi-1C0(aReqInV1CReqReqVn-1CReq2.5ViC2.5Vi+10CVn-1C2.5Vn0CViCVi+1CVnC(bmReqInCCCCCCCCReqReqReqReqReq(c2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第31页
优化延时RC链的延时带缓冲器的RC链的延时mReqInCCCCCCCCReqReqReqReqReq(c2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第32页
传输管与传输门逻辑小结
(1)传输管的优点:
寄生电容小,速度快,属无比逻辑(一阶近似时延时与尺寸无关)缺点:
阈值损失,噪声容限差,会引起下一级静态功耗,MOS管的导通电阻随电压变化而变化
(2)全传输门优点:
无阈值损失,MOS开关的导通电阻基本为常数缺点:
必须提供正反控制信号,版图设计效率低,电容大(3)设计传输管、传输门网络时,应使所有情形下遵守“低阻抗”的原则(4)当N个传输管(门)串连时,按RC网络计算延时。
必要时需要插入缓冲器,优化级数。
逐级确定尺寸。
优化时需要考虑整个链延时的优化(5)电平恢复电路(是克服NMOS传输管阈值损失的一种方法)1.无静态功耗,但考虑过渡情形时,需要仔细确定尺寸2.增加了内部节点电容,关断时出现信号竞争,降低了门的速度3.PMOS的导通加速了上拉,因而减少了输出(反相器)的下降时间2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第33页
互补传输管逻辑(仅有NMOS管)CPL(ComplementaryPassTransistorLogic)漏极输入栅极输入2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
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互补传输管逻辑(CPL)实现逻辑功能相同的电路拓扑,只是信号的安排不同nFET逻辑2004-10-27数字大规模集成电路清华大学微电子所周润德第六章
(2)第35页
CPL的特点
(1具有互补功能(互补的输入-互补的输出。
但需产生互补信号的额外电路以及额外的布线开销。
但在需要正反输出信号时比较有利
(2静态逻辑,输出节点总是连至VDD或GND,有利消除噪声
(3简单,比CMOS的晶体管数大大减少,功耗低
(4存在阈值损失(有几种解决办法
(5快速(由于负载减少,延时小
(6设计具有模块化的特点,易于构成逻辑和设计库
(7常通过注入工艺使传输管的阈值降低至PMOS管的阈值之下,提高了切换速度,消除了后续缓冲电路的静态功耗。
但运用零阈值管使噪声容限减小,存在亚阈值电流和静态功耗
(8实现运算电路时效率高:
例如实现全加器时:
晶体管数少、面积小、延时小、功耗低
LEAP单元库(LeanIntegrationUsingPassGates目的:
用较小的(简单、适应性强的单元库(只有三个不同的单元
实现完全的逻辑功能(逻辑“树”;
输入端可连至信号或电源、地;
不同于CPL:
不是差分逻辑(为单端逻辑,反信号在“逻辑树”末端或中间通过附加反相器得到;
基于自动(综合设计方法。
(不是去实现单个的逻辑门
DPL(DoublePass-TransistorLogic(NMOS+PMOS电路
DPL——改进的CPL
1.两支路导通,速度快2.电容均衡
动态CMOS
在静态电路中在任何时候(除去翻转时输出总是通过低阻路径连至GND或V
DD
扇入(fan-in为n要求2n(nN-型+nP-型器件
动态电路依靠把信号值暂时存放在高阻抗节点的电容上。
需要n+2(n+1N-型+1P-型晶体管
第四节动态逻辑
对输入输出的要求
一旦动态门的输出被放电,它直到下一个预充电阶段之前不可能再次被充电。
动态门的输入在求值期间最多只能有一次过渡(低至高。
在求值期间或求值之后输出可以处于高阻态(PDNoff,状态存放在C
L
上。
动态门的特点
逻辑功能仅由PDN实现(紧凑晶体管的数目是N+2(静态互补CMOS需2N个晶体管输入电容与伪nMOS逻辑相同
全摆幅输出(VOL=GND及VOH=VDD
无比逻辑–器件尺寸不影响逻辑电平
上拉改善,下拉变慢
快速的开关速度输入电容(Cin小负载电容(Cout小无短路电流Isc,因此由PDN提供的电流均用来使CL放电
输入只允许在预充电阶段变化,在求值阶段必须保持稳定简单的动态CMOS逻辑级不能串联
总功耗通常高于静态CMOS
VDD和GND之间不存在静态电流通路,无静态功耗(无Psc
无glitching(毛刺
较高的翻转概率
额外的时钟负载
需要预充电/求值时钟
一旦输入信号超过VTn,PDN就开始工作,因此VM,VIH和VIL等于V
Tn
噪声容限(NML小,对噪声敏感
对漏电敏感
有电荷分享问题
动态门的特点(续
LogicEffort
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电荷泄漏
翻转下一个门的时间:
决定了最低时钟频率:
2004-10-27数字大规模集成电路清华大学微电子所周润德第六章(2第50
页动态Latch
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- 清华大学 数字 大规模集成电路 06 组合 逻辑 课件