数字逻辑自测题5Word文档格式.docx
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3:
二—十进制译码器输入为()(2分)
BCD代码
三位二进制数
十进制数
二十进制数
二—十进制译码器的逻辑功能是将输入BCD码的10个代码译成10个高、低电平输出信号
4:
触发器的状态转换图如下,则它是:
()(5分)
T触发器
SR触发器
JK触发器
D触发器
见T触发器状态转换图
5:
分析图中所示输入、输出Q的波形。
则该触发器为()(5分)
上升沿触发的JK触发器
上升沿触发的SR触发器
下降沿触发的JK触发器
下降沿触发的SR触发器
C
参考JK触发器和SR触发器的特性表
6:
+17的8位二进制补码是()(2分)
11110001
11101111
01101111
00010001
符号位用0表示正号,后面的数转换为七位等值的二进制数。
7:
有一个或非门构成的SR锁存器,欲使该锁存器保持原态即Q*=Q,则输入信号应为()。
(2分)
S=R=0
S=R=1
S=1,R=0
S=0,R=1
或非门构成的SR锁存器的特性为:
R=1,S=0Q*=0,Q*’=1,即锁存器被置0(0状态);
R=0,S=1Q*=1,Q*’=0,即锁存器被置1(1状态);
R=S=0,Q*=Q,即锁存器保持原态;
R=S=1Q*=Q*’=0,此为不允许输入。
8:
下列说法正确的是()(2分)
时序电路中两个相同的状态叫等价状态
时序电路中的两个等价状态在相同的输入下输出相同,但次态不同
时序电路中的两个等价状态在相同的输入下输出相同,次态也相同
时序电路中的两个等价状态在相同的输入下输出不同,但次态相同
时序电路中,若两个电路状态在相同的输入下有相同的输出,并且转换到同样一个次态去,则称这两个状态为等价状态。
9:
-17的8位二进制原码是()(2分)
10010001
符号位用1表示负号,后面的数转换为等值的二进制。
10:
电路如下图所示,设起始状态Q2Q1=00,第3个上升沿,Q2Q1变为()(5分)
00
01
10
11
参考T触发器的特性表
11:
时序逻辑电路某一时刻的电路状态仅取决于电路该时刻的输入信号
时序逻辑电路某一时刻的电路状态仅取决于电路进入该时刻前所处的状态
时序逻辑电路某一时刻的电路状态不仅取决于当时的输入信号,还取决于电路原来的状态
时序逻辑电路通常包含组合电路和存储电路两个组成部分,其中组合电路是必不可少的
时序逻辑电路的特点:
时序逻辑电路中,任意时刻的输出不仅取决于该时刻的输入,还取决于电路原来的状态。
时序逻辑电路通常包含组合电路和存储电路两个组成部分,其中存储电路是必不可少的。
12:
(11)8的等值十进制数是()(2分)
9
1001
1000
把八进制数转换为等值的十进制数,只需将八进制数按多项式展开,然后把所有各项的数值按十进制数相加。
13:
下列哪个逻辑门可以双向传输数据(2分)
OD门
三态门
传输门
OC门
传输门可以双向传输数据
14:
下图电路中,74LS161构成了()(5分)
九进制计数器
十进制计数器
十二进制计数器
十六进制计数器
B
利用置数法将十六进制计数器接成了十进制计数器,每当计数器计成Q3Q2Q1Q0=1100状态时,由与非门输出低电平信号给LD’端,下一个时钟信号到来时将计数器置成Q3Q2Q1Q0=0011。
15:
在下图所示电路中,能完成Q*=0逻辑功能的电路有()。
(5分)
图A
图B
图C
图D
D触发器的特性方程为Q*=D;
JK触发器的特性方程为:
Q*=JQ′+K′Q;
T触发器的特性方程为:
Q*=TQ′+T′Q;
SR触发器的特性方程为:
Q*=S+R′Q,SR=0(约束条件)
16:
逻辑函数Y=A(B⊕C)+B(A⊙C)的最简与非式为()(5分)
((AC)’(BC’)’)’
((AB’C’)’(ABC)’(A’BC)’(ABC’)’)’
((AC’)’(BC)’)’
((AB’C)’(ABC’)’(A’BC’)’(ABC)’)’
先将逻辑函数化为最简与或式,再用摩根公式化成与非式。
17:
逻辑电路如图所示,输入为X,Y,同它功能相同的是()。
电平触发的SR触发器
JK触发器
SR锁存器
T触发器
Q*=JQ′+K′Q
18:
二—十进制编码器输出为(2分)
二—十进制编码器是将10个输入信号分别编成10个BCD代码
19:
(17)10对应的二进制数是()(2分)
10011
101111
10001
10110
整数转换是将十进制数除2取余,小数转换是将十进制数乘2取整。
20:
对于JK触发器,若J=K,则可完成()触发器的逻辑功能(2分)
D触发器
T'
触发器
JK触发器特性方程:
Q*=JQ′+K′Q,当J=K=T时则变为T触发器特性方程:
Q*=T′Q+TQ′
21:
图中为TTL门电路,其输出为()状态(2分)
高电平
低电平
高阻态
不确定
对于TTL门电路,悬空为高电平
22:
时序电路的异步复位信号作用于复位端时,可使时序电路()复位。
在CLK上升沿
在CLK下降沿
在CLK为高电平期间
立即
SD’叫异步置位端,RD’叫异步复位端。
只要在SD’或RD’加入低电平,即可立即将触发器置1或置0,而不受时钟信号和输入信号的控制。
触发器正常工作时,SD’和RD’应处于高电平。
23:
卡诺图化简时所依据的原理是:
具有相邻性的最小项可以合并,并消去不同的因子
卡诺图中排列呈矩形的4个相邻的最小项可以合并为一项,消去2对因子
卡诺图中排列呈矩形的6个相邻的最小项可以合并为一项,消去3对因子
卡诺图中排列呈矩形的8个相邻的最小项可以合并为一项,消去3对因子
卡诺图化简逻辑函数时所依据的原理是:
具有相邻性的最小项可以合并,并消去不同的因子;
合并最小项的规则是:
如果有2n个最小项相邻并排列成一个矩形组,则它们可以合并为一项,消去n对因子
24:
构成一个能存储五位二值代码的寄存器至少需要()个触发器(2分)
5
4
3
2
一个触发器能储存1位二值代码,所以用n个触发器组成的寄存器能储存n位二值代码。
25:
若在编码器中有50个编码对象,则要求输出二进制代码位数为()位(2分)
6
50
编码对象的个数小于等于输出二进制代码位数的n次方。
n取最小值
26:
三变量的全部最小项有()(2分)
3个
6个
8个
9个
n变量的最小项应有2n个。
27:
采用主从结构的触发器,则触发方式为()。
电平触发方式
脉冲触发方式
边沿触发方式
电路的触发方式由电路的结构形式决定,因此,电路结构形式与触发方式之间有固定的对应关系。
同步SR结构—电平触发方式;
主从SR结构—脉冲触发方式;
两个电平触发D触发器结构—边沿触发方式
28:
用三线-八线译码器74LS138和辅助门电路实现逻辑函数Y=A2+A2´
A1´
,应()(5分)
用与非门,Y=(Y0´
Y1´
Y4´
Y5´
Y6´
Y7´
)´
用与门,Y=Y2´
Y3´
用或门,Y=Y2´
+Y3´
用或门,Y=Y=Y0´
+Y1´
+Y4´
+Y5´
+Y6´
+Y7´
Y=A2+A2´
=A2A1´
A0´
+A2A1´
A0+A2A1A0´
+A2A1A0+A2´
A0+A2´
=(Y0´
29:
与十进制数(53.5)10等值的数或代码为()(2分)
(01010011.0101)8421BCD
(35.8)16
(110101.1)2
(65.4)8
用四位二进制数表示一位十进制数,即BCD码。
30:
由图所示的CLK和D信号波形,上升沿触发的D触发器Q端波形为()(设Q初态为0)。
D触发器的特性为:
D=0时,Q*=0,即触发器被置0(0状态);
D=1时,Q*=1,即触发器被置1(1状态);
即:
Q*=D
31:
八路数据分配器,其地址输入端有()个(2分)
1
2
4
八路数据分配器数据输入端的个数等于2的n次方,n为地址输入端的个数
32:
下图电路中,A3A2A1A0=0110,B3B2B1B0=0011,CI的初始值为0,经过4个CLK信号作用后,A3A2A1A0的数据为()(5分)
0001
0110
0011
1001
此电路为四位串行加法器,所得之和存入A寄存器。
33:
()的特性方程为Q*=AQ’+B'
Q(2分)
D触发器
SR触发器
34:
下图所示逻辑电路的输出逻辑表达式为()(2分)
Y=((A+B)’C)’⊙D
Y=(A+B)’C’⊕D
Y=(A+B)’C’⊙D
Y=((A+B)’C)’⊕D
注意区分各种逻辑运算的逻辑符号。
35:
BCD—七段显示译码器7448当()时,使本该显示的0熄灭(2分)
灭零输入RBI’为0,且数据输入为0
灭零输入RBI’为0
灭零输入RBI’为1,且数据输入为0
灭零输入RBI’为1
灭零输入RBI’为0时,把不希望显示的零熄灭
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- 数字 逻辑 自测