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control
输出端:
输出端:
out
报错:
error
2.真值表
8421码余3码2421码格雷BCD码
A1A2A3A4
B1B2B3B4
C1C2C3C4
D1D2D3D4
0000
0011
0001
0100
0010
0101
0010
0110
0111
0101
1000
1011
1001
1100
1010
1101
1110
1111
1010
D
1101
1111
3.VerilogHDL代码
modulehomework2(I,control,out,error);
input[3:
0]I;
input[1:
0]control;
output[3:
0]out;
outputerror;
reg[3:
regerror;
always@(I)
begin
if(I>
4'
b1001)error=1;
else
case(control)
2'
b00:
out=I+4'
b0011;
b01:
if(I<
b0101)out=I;
elseout=I+4'
b0110;
end
b11:
case(I)
4'
b0000:
out=4'
b0000;
b0001:
b0001;
b0010:
b0011:
b0010;
b0100:
b0101:
b0111;
b0110:
b0101;
b0111:
b0100;
b1000:
b1100;
b1001:
b1000;
default:
error=1;
endcase
b10:
out=0;
end
Endmodule
4.逻辑电路图
5.功能仿真
control:
00
如图所示,当control=00时,即8421转余3码时;
01
当control=01时,即8421转2421码时:
10
error=1
11
8421码转格雷BCD码
6.符号图
7.功能表
00---->
out输出余3码
01---->
out输出2421码
11---->
out输出格雷BCD码
10---->
error输出1
I>
1001---->
8.小结
基于逻辑门的设计方法与基于HDL设计方法的比较
(1)基于逻辑门的设计方法:
优点:
需要逻辑器件较少
缺点:
设计耗时,适用于小型电路
(2)基于HDL的设计方法:
设计简单
缺点:
器材较多,适用于大型电路
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