VHDL试题.docx
- 文档编号:4843450
- 上传时间:2023-05-07
- 格式:DOCX
- 页数:14
- 大小:72.22KB
VHDL试题.docx
《VHDL试题.docx》由会员分享,可在线阅读,更多相关《VHDL试题.docx(14页珍藏版)》请在冰点文库上搜索。
一. 选择填空(每题4分,共40分)
1..MAX7000结构中包含五个主要部分,即逻辑阵列块、宏单元、扩展乘积项(共享和并联)、可编程连线阵列、I/O控制块。
2.EDA的设计输入主要包括(原理图输入)、状态图输入、波形图输入和HDL文本输入。
3. 当前最流行的并成为IEEE标准的硬件描述语言包括具VHDL 和 Verilog 。
4. 常用EDA工具大致可分为 设计输入编辑器 、HDL综合器 、 仿真器、 适配器 和 下载器 5个模块。
5. CPLD结构特点为 以乘积项结构方式构成逻辑行为;
FPGA结构特点为 以查表法结构方式构成逻辑行为 。
7. VHDL中最常用的库是 IEEE 标准库,最常用的程序包是 STD-LOGIC-1164 程序包。
常用的四种库是IEEE库、STD库、WORK库及VITAL库。
IEEE库是VHDL设计中最常用的库,它包含有IEEE标准的程序包和其他一些支持工业标准的程序包。
8. VHDL程序的基本结构
9. 基于EDA软件的FPGA / CPLD设计流程为:
原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。
10. 源文件保存时,建议文件名尽可能与该程序的实体名保持一致。
11. 资源优化可以分为资源共享,逻辑优化、串行化。
速度优化分为流水线设计,寄存器配平和关键路径法。
12. 三类数据对象:
变量、常量和信号。
13. 在VHDL中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符,如果逻辑操作符左边和右边值的类型为数组,则这两个数组的尺寸,即位宽要相等。
在一个表达式中有两个以上的算符时,需要使用括号将这些运算分组。
如果一串运算中的算符相同,且是AND、OR、XOR这三个算符中的一种,则不需要使用括号。
14. 时序电路产生的条件:
利用不完整的条件语句的描述。
15. 结构体中的可综合的并行语句主要有七种:
并行信号赋值、进程、块语句、条件信号语句、元件例化语句、生成语句和并行过程调用语句。
顺序语句有赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句和空操作语句。
16. 顺序语句只能出现在进程中,子程序包括函数和过程。
并行语句不放在进程中。
17. 进程本身是并行语句,但其内部是顺序语句
2、本质区别:
18. P247—248自己解决去!
19. P248标志符的命名规则
20. 三种主要的状态编码为:
状态位直接输出型号编码、一位热码编码和顺序编码。
特点P215
21. 非法状态的产生原因:
1、外界不确定的干扰2、随机上电的初始启动
22. VHDL要求赋值符“<=” 两边的信号的数据类型必须一致。
23. 综合的概念:
将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
二、名词解释
EDA:
Electronic Design Automation 电子设计自动化
LPM:
Library of Parameterized MODULES可编程模块库
JTAG:
联合测试行动小组
HDL:
硬件描述语言
LUT:
查找表
PLD:
可编程逻辑器件
RTL:
寄存器传输级
EAB:
嵌入式阵列块
SOC:
单芯片系统
GAL:
通用逻辑阵列器件
PCB:
印刷电路板
FSM:
有限状态机
UART:
串口(通用异步收发器)
ISP:
在系统编程
IEEE:
电子电气工程师协会
考的:
VHDL:
超高速集成电路硬件描述语言
ASIC:
专用集成电路
IP:
知识产权核
三.选择题
21.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于硬IP的正确描述为__________。
a)提供用VHDL等硬件描述语言描述的功能块,b)但不c)涉及实现该功能块的具体电路;
d)提供设计的最总产品----掩膜;
e)以网表文件的形式提交用户,f)完成了综合的功能块;
MAX7000结构中包含五个主要部分,即逻辑阵列块、宏单元、扩展乘积项(共享和并联)、可编程连线阵列、I/O控制块。
电子系统设计优化,主要考虑提高资源利用率减少功耗----即面积优化,以及提高运行速度----即速度优化;
1、IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为__________。
A
A .软IP B.固IP C.硬IP D.都不是、
2、下列状态机的状态编码,_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。
A
A.状态位直接输出型编码记处 B.一位热码编码 C.顺序编码 D.格雷编码2
大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件;
B.FPGA是全称为复杂可编程逻辑器件;
C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;
D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。
进程中的变量赋值语句,其变量更新是_________。
A
A.立即完成;B.按顺序完成;
C.在进程的最后完成;D.都不对。
VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述___________。
D
B.器件外部特性;B.器件的综合约束;
C.器件外部特性与内部功能;D.器件的内部功能。
下列标识符中,__________是不合法的标识符。
B
A. State0 B. 9moonC. Not_Ack_0D. signall
关于VHDL中的数字,请找出以下数字中最大的一个:
__________。
A
C.2#1111_1110# B.8#276#
C.10#170# D.16#E#E1
6.下列EDA软件中,哪一个不具有逻辑综合功能:
________。
B
Max+Plus II B.ModelSim
Quartus II D.Synplify
7.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于硬IP的正确描述为__________。
A.提供用VHDL等硬件描述语言描述的功能块,B.但不C.涉及实现该功能块的具体电路;
D.提供设计的最总产品----模型库;
C.以网表文件的形式提交用户,完成了综合的功能块;
D.都不是。
8.下面对利用原理图输入设计方法进行数字电路系统设计,那一种说法是不正确的_C__。
A.原理图输入设计方法直观便捷,但不适合完成较大规模的电路系统设计;
B.原理图输入设计方法一般是一种自底向上的设计方法;
C.原理图输入设计方法无法对电路进行功能描述;
D.原理图输入设计方法也可进行层次化设计。
9.下面对利用原理图输入设计方法进行数字电路系统设计,哪一种说法是正确的:
__________B
A.原理图输入设计方法直观便捷,很适合完成较大规模的电路系统设计
B.原理图输入设计方法一般是一种自底向上的设计方法
C.原理图输入设计方法无法对电路进行功能描述
D.原理图输入设计方法不适合进行层次化设计
10.在一个VHDL设计中idata是一个信号,数据类型为integer,数据范围0 to 127,下面哪个赋值语句是正确的________。
E.idata :
= 32; B.idata <= 16#A0#;
C.idata <= 16#7#E1;D.idata :
= B#1010#;
11.大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是:
___D__
A. CPLD是基于查找表结构的可编程逻辑器件
B. CPLD即是现场可编程逻辑器件的英文简称
C. 早期的CPLD是从FPGA的结构扩展而来
D. 在Xilinx公司生产的器件中,XC9500系列属CPLD结构
12.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种,按照自顶向下的设计流程,其先后顺序应该是:
_________D
A.①②③④B.②①④③C.④③②①D.②④③①
13.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于固IP的正确描述为:
__________D
A.提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路
B.提供设计的最总产品——模型库
C.以可执行文件的形式提交用户,完成了综合的功能块
D.都不是
14.在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是_______。
A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动。
B.敏感信号参数表中,不一定要列出进程中使用的所有输入信号;
C.进程由说明部分、结构体部分、和敏感信号三部分组成;
D.当前进程中声明的变量不可用于其他进程。
15.在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是:
_______D
A.PROCESS为一无限循环语句
B.敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
C.当前进程中声明的变量不可用于其他进程
D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
16.对于信号和变量的说法,哪一个是不正确的:
_________A
A.信号用于作为进程中局部数据存储单元
B.变量的赋值是立即完成的
C.信号在整个结构体内的任何地方都能适用
D.变量和信号的赋值符号不一样
17.VHDL语言共支持四种常用库,其中哪种库是用户的VHDL设计现行工作库:
_______D
A.IEEE库B.VITAL库C.STD库D.WORK工作库
18.下列4个VHDL标识符中正确的是:
_______B
A.10#128# B.16#E#E1
C.74HC124 D.X_16
19.下列语句中,不属于并行语句的是:
_______B
A.进程语句B.CASE语句
C.元件例化语句D.WHEN…ELSE…语句
20.大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是__C__。
F.FPGA全称为复G.杂可编程逻辑器件;
H.FPGA是基于乘积项结构的可编程逻辑器件;
I.基于SRAM的FPGA器件,J.在每次上电后必须进行一次配置;
D在Altera公司生产的器件中,MAX7000系列属FPGA结构。
21.进程中的信号赋值语句,其信号更新是___C____。
K.按顺序完成;B.比变量更快完成;
C.在进程的最后完成;D.都不对。
22.不完整的IF语句,其综合结果可实现________。
A
A. 时序逻辑电路B. 组合逻辑电路
C. 双向电路D. 三态控制电路
23.嵌套的IF语句,其综合结果可实现___D___。
A. 条件相与的逻辑B. 条件相或的逻辑
C. 条件相异或的逻辑D. 三态控制电路
26.在状态机的具体实现时,往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件:
一位热码 状态机编码方式 适合于 ____A____ 器件;
顺序编码 状态机编码方式 适合于 ____B____ 器件;
28.在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。
D
A. idata <= “00001111”; B. idata <= b”0000_1111”;
C. idata <= X”AB”; D. idata <= B”21”;
29.在VHDL语言中,下列对时钟边沿检测描述中,错误的是__D___。
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
30.请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___
A. ROM B. CPLD C. FPGA D.GAL
IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为__________。
D
A .瘦IP B.固IP C.胖IP D.都不是
综合是EDA设计流程的关键步骤,在下面对综合的描述中,_________是错误的。
D
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;
B.综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构相映射的网表文件;
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;
D.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的(即综合结果是唯一的)。
综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,_________是正确的。
A.综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构相映射的网表文件;
B.综合是纯软件的转换过程,与器件硬件结构无关;
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为强制综合。
D.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的;
综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,___D___是错误的。
A. 综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构相映射的网表文件;
B. 为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;
C. 综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的。
D.综合是纯软件的转换过程,与器件硬件结构无关
17 上升沿和下降沿检测?
18 函数和过程的本质区别:
函数有返回值,过程没有返回值。
19 进程和信号的?
三.(20分)简答:
请用VHDL中的if语句描述一个D触发器
四.(30分)设计:
8选1数据选择器,用VHDL写出源程序。
其中:
D7—D0是数据输入端,S2、S1和S0是控制输入端,Y是数据输出端。
当S2、S1、S0=“000”时,D0数据被选中,输出Y=D0;当S2、S1、S0=“001”时,D1数据被选中,输出Y=D1,以次类推。
程序填空题(类似)
下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述,试补充完整。
library ieee;
use IEEE.STD-LOGIC-1165 .all;
entity sreg8b is
port (clk, rst :
in std_logic;
load,en :
in std_logic;
din :
in STD_LOGIC_VECTOR (7 downto 0);
qb :
out std_logic);
end sreg8b;
architecture behav of SREG8B is
signal reg8:
std_logic_vector( 7 downto 0);
begin
process (clk, RST , load, en)
begin
if rst='1' then ――异步清零
reg8 <= (OTHERS=>'0') ;
elsif CLK'EVENT AND CLK='1' then ――边沿检测
if load = '1' then ――同步置数
reg8 <= din;
elsif en='1' then ――移位使能
reg8(6 downto 0) <= reg8(7 downto 1) ;
end if;
__end if ____;
end process;
qb <= _reg8(0)___; ――输出最低位
end behav;
序列检测答案
library ieee;
use ieee.std_logic_1164.all;
entity se is
port(din,clk,clr :
in std_logic;
ab :
out std_logic);
end se;
architecture behav of se is
type fsm_st is (s0,s1,s2,s3,s4);
signal cstate,nstate :
fsm_st;
begin
reg:
process(clr,clk)
begin
if clr='1' then cstate <= s0; --ab <= '0';
elsif clk = '1' and clk'event then
cstate <= nstate;
end if;
end process;
com:
process(cstate,din)
begin
case cstate is
when s0 => if din = '1' then nstate <= s1;
else nstate <= s0;
end if;
ab <= '0';
when s1 => if din = '1' then nstate <= s2;
else nstate <= s0;
end if;
ab <= '0';
when s2 => if din = '1' then nstate <= s2;
else nstate <= s3;
end if;
ab <= '0';
when s3 => if din = '1' then nstate <= s4;
else nstate <= s0;
end if;
ab <= '0';
when s4 => if din = '1' then nstate <= s1;
else nstate <= s0;
end if;
ab <= '1';
end case;
end process;
end behav;
4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK,对于其中MUX21A,当s='0'和'1'时,分别有y<='a'和y<='b'。
试在一个结构体中用两个进程来表达此电路,每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX221 IS
PORT(a1,a2,a3:
IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号
s0,s1:
IN STD_LOGIC;
outy:
OUT STD_LOGIC);--输出端
END ENTITY;
ARCHITECTURE ONE OF MUX221 IS
SIGNAL tmp :
STD_LOGIC;
BEGIN
PR01:
PROCESS(s0)
BEGIN
IF s0=”0” THEN tmp<=a2;
ELSE tmp<=a3;
END IF;
END PROCESS;
PR02:
PROCESS(s1)
BEGIN
IF s1=”0” THEN outy<=a1;
ELSE outy<=tmp;
END IF;
END PROCESS;
END ARCHITECTURE ONE;
END CASE;
4-5. 给出1位全减器的VHDL描述。
要求:
(1) 首先设计1位半减器,然后用例化语句将它们连接起来,图4-20中h_suber是半减器,diff是输出差,s_out是借位输出,sub_in是借位输入。
(2) 以1位全减器为基本硬件,构成串行借位的8位减法器,要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。
(1)先设计一个半减器
Library ieee; use ieee.std_logic_1164.alll;
Entity h_suber is
Port(x,y:
in std_logic;
diff,s_out:
out std_logic); end h_suber;
Architecture behav of h_suber is
Begin process(x,y)
begin diff<=x xor y;
s_out<=(not x) and y;
End process;
End behav;
一位全减器的VHDL描述suber.vhd
Library ieee; use ieee.std_logic_1164.alll;
Entity suber is
Port(x,y,sub_in:
in std_logic;
diffr,sub_out:
out std_logic);
End suber;
Architecture behav of suber is
Component h_suber
Port(x,y:
in std_logic;
diff,s_out:
out std_logic);
End component;
Signal t0,
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- VHDL 试题