PCB板的电磁兼容设计PPT推荐.ppt
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这是因为高阻抗源对低阻抗接收器的干扰小,相反的情况同样成立。
这一规律也同样适用于辐射耦合。
高阻抗和电场相关,低阻抗和磁场相关。
尺寸RF波长与物理尺寸是重要的因素。
当处理PCB走线或器件上开槽(小孔)的大小时,就需要考虑EMC这方面的问题了。
9,7.1.2噪声耦合一个产品设计必须考虑两种性能水平:
一是减小泄漏出外壳的RF能量(辐射),另一个是减小进入外壳的RF能量(敏感性或抗扰性)。
辐射和抗扰性都要通过辐射的或者传导的途径传播。
为了进一步研究耦合途径,必须认识到传播路径包括了多种传播机制。
10,从源到接收器的直接辐射;
RF能量从源直接辐射到接收器的AC电缆和信号/控制/电缆上;
通过交流干线、信号电缆或控制电缆,RF能量到达接收器;
通过普通电力线或普通信号/控制电缆的RF能量传播。
11,12,除了这4种耦合路径,对于每种耦合路径而言还有4种传输机制。
这4种机制是:
传导耦合;
电磁场耦合;
磁场耦合;
电场耦合。
传导耦合是一种共阻抗耦合。
当噪声源和敏感电路通过公共阻抗连接时,就会发生这种耦合。
两个连接的最小化是必须的。
这是因为噪声电流必须从源流到负载并流回到源。
13,每个环路的电流都必须流经电源子系统内的公共阻抗以及公共互连线,所有这些都是由共享的金属连接引起的。
14,当一个电流回路产生的一部分磁通量经过另一个电流路径形成的第2个环路时,就会出现磁场耦合。
磁通量耦合由两个回路之间的互感系数表示。
第2个回路感应形成的噪声电压为这里就是互感系数,而就是路径上的电流变化的速率。
15,16,电场耦合在低阻抗电路中产生。
它的影响相对于其他可能出现的耦合来说要小。
在一个电路中,如果高阻抗ZS和ZL,并联,就会出现互电容。
当一个电路产生的电通量的一部分在另一个电路的导体处结束,就会出现电容耦合。
两个电路的电通量耦合可以用互电容来表示。
流进一个敏感电路的噪声电流近似为,17,当处理辐射发射问题时,最普遍的规则是:
频率越高,辐射耦合的效率就越高;
频率越低,传导路径EMI的效率就越高。
耦合的程度取决于频率。
18,7.1.3PCB和天线PCB可以通过自由空间像天线一样发射RF能量或通过电缆耦合RF能量。
当能确定出哪里存在天线辐射时,就像在共模式电缆中的辐射一样,减小驱动电压是能应用的最简单的抑制技术。
19,RF电压的存在是由于以下原因:
电路走线阻抗(来自引线电感)接地点(均匀电势的一点)用以降低无意天线驱动电压的接地旁路和屏蔽天线呈现随频率变化而变化的阻抗特性。
共振时,电抗元件L和C相互抵消。
此时,辐射阻抗最大,RF能量就被辐射出去。
20,7.1.4系统级电磁干扰产生原因导致系统级电磁干扰的原因主要有以下几个方面:
封装措施的不当使用(金属与塑料封装);
设计不佳,完成质量不高,电缆与接头的接地不良;
时钟和周期信号走线设定不当;
PCB的分层排列及信号布线层的设置不当;
对于带有高频RF能量分布成分的选择不当;
共模与差模滤波设计不当;
接地环路处置不当;
旁路和去耦不足。
21,7.2PCB的一般设计原则7.2.1布局在PCB设计中,布局是一个重要的环节。
布局结果的好坏将直接影响布线的效果。
因此,可以这样认为,合理的布局是PCB设计成功的第一步。
PCB尺寸过大时,印制线条长,阻抗增加,抗噪声能力下降,成本也增加;
过小,则散热不好,且邻近线条易受干扰。
在确定PCB尺寸后,再确定特殊元件的位置。
最后,根据电路的功能单元,对电路的全部元器件进行布局。
22,在确定特殊元件的位置时要遵守以下原则:
尽可能缩短高频元器件之间的连线,设法减少它们的分布参数和相互间的电磁干扰。
某些元器件或导线之间可能有较高的电位差,应加大它们之间的距离,以免放电引起意外短路。
重量超过15g的元器件,应当用支架加以固定,然后焊接。
对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求。
应留出印制板定位孔及固定支架所占用的位置。
23,根据电路的功能单元对电路的全部元器件进行布局时,要符合以下原则:
按照电路的流程安排各个功能电路单元的位置,使布局便于信号流通,并使信号尽可能保持一致的方向。
以每个功能电路的核心元件为中心,围绕它来进行布局。
元器件应均匀、整齐、紧凑地排列在PCB上,尽量减少和缩短各元器件之间的引线和连接。
24,在高频下工作的电路,要考虑元器件之间的分布参数。
一般电路应尽可能使元器件平行排列。
位于电路板边缘的元器件,离电路板边缘一般不小于2mm。
电路板的最佳形状为矩形,长宽比为3:
2或4:
3。
电路板面尺寸大于200mm150mm时,应考虑电路板所受的机械强度。
25,26,7.2.2布线在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的,在整个PCB中,以布线的设计过程限定最高、技巧最细、工作量最大。
布线不当,则会产生严重的电磁干扰。
因此,为了合理地进行PCB布线,使设计出的产品具有更好的电磁兼容性,应遵循以下一些基本原则:
27,印制导线的布设应尽可能的短,在高频回路中更应如此,同一元件的各条地址线或数据线尽可能保持一样长;
印制导线的拐弯应成圆角,因为直角或尖角在高频电路和布线密度高的情况下会影响电气性能;
当两面板布线时,两面的导线应相互垂直、斜交或弯曲走线,避免相互平行,以减小寄生耦合;
作为电路的输入及输出用的印制导线应尽量避免相邻平行,最好在这些导线之间加接地线。
印制导线的宽度:
导线宽度应满足电气性能要求而又便于生产。
28,印制导线的间距:
相邻导线间距必须能满足电气安全要求,而且为了便于操作和生产,间距也应尽量宽些。
最小间距至少要能适合承受的电压。
印刷电路中不允许有交叉电路,对于可能交叉的线条,可以用“钻”、“绕”两种办法解决。
印制导线的屏蔽与接地:
印制导线的公共地线,应尽量布置在印制线路板的边缘部分。
29,7.3旁路和去耦旁路和去耦可防止能量从一个电路传到另一个电路,进而提高配电系统的质量。
它主要涉及到3个电路区域:
电源和接地层、器件、内部电源连接。
以下是电容器的3个通常用途:
去耦:
去除在器件切换时从高频器件进入到配电网络中的RF能量。
旁路:
从元件或电缆中转移出不想要的共模RF能量。
体电容:
信号管脚在最大电容负载状态下同步切换时,用于保持器件DC电压和电流恒定。
30,7.3.1谐振概述在讨论印刷电路板电路的旁路和去耦合之前,先了解一下谐振原理。
当一个电路的总电抗值(感性和容性矢量值的电抗差值)为零时,谐振产生。
这等同于在交流(AC)电压下,说该电路表现为纯电阻。
有如下3种常见的谐振类型:
串联谐振;
并联谐振;
并联C、串联RL谐振。
31,串联谐振串联RLC上电路的总阻抗如果一个RLC电路表现为电阻性,该电阻可通过下图计算出,此时,被称为谐振角频率。
当串联RLC电路谐振时,将会使阻抗值最小、阻抗就等于电阻值、相位差为零、电流为最大值以及输出功率(W)选到最大值。
32,33,并联谐振并联RLC电路见下图。
其谐振频率同串联RLC电路。
当并联RLC电路谐振时阻抗为最大;
阻抗等于电阻;
相位差为零;
电流为最小值;
输出功率最小。
34,并联C串联RL谐振(反谐振电路)实际的谐振电路通常由一个电感器与一个可变电容器并联构成。
因为电感元件存在一定的电阻,其等效电路见下图。
35,电感支路中的电阻可能是一个独立的元件或是非理想电感元件的内部电阻。
在谐振时,电容器和电感元件在不同的半个周期中交换所保存的同一能量。
当电容器放电时,电感元件充电,反之亦然。
在反谐振频率时,虽然该储能电路中电流很高,该储能电路相对无主电路电流表现为高的阻抗,功率仅消耗在网络中的电阻部分上。
36,反谐振电路等效于一并联RLC电路,其电阻为,37,7.3.2物理特性阻抗电容器的阻抗表示为:
其中z=阻抗(),=等效串联电阻L=等效串联电感ESL(H)C=电容(F)f=频率(Hz)从这个公式得出,在谐振频率时,拥有最小值,该频率为:
38,考察以上公式,我们得到一个用和表示的同一公式的变形:
其中能量存储理想的去耦电容器可以提供逻辑装置状态变换时所需的所有电流。
这由下式给出。
在双层板上使用去耦电容器也可减少供电电压的波动。
39,即0.001F或1000pF其中=转换电流=允许供电电压改变(波动)=切换时间注意到对于来说,EMI的需求通常比芯片运行的要求更高。
40,谐振当选择旁路和去耦电容时,可通过逻辑系列和所使用的时钟速度计算电容器的充放电频率(自谐振频率)。
必须根据该电容器在电路中的容抗选择电容值。
在自谐振频率以下,电容器表现为容性。
高于自谐振频率,该电容器表现为感性,并减少了RF去耦。
SMT电容器的自谐振频率总是更高些。
是因为它有更低的引线电感和更小的封装尺寸,并且没有长的径向或轴向引线。
41,电源和接地层的好处使用多层PCB板的一个好处是可以将电源和接地层彼此靠近安装。
这两个板的物理关系产生了一个大的去耦电容器。
这个电容器通常为低速率(慢边沿速率)设计提供了足量的去耦;
但是,增加层的同时增加了PCB板的成本费用。
42,7.3.3并联电容器在产品设计中,通常采用并联去耦电容来提供更大的工作频带,减少接地不平衡。
接地不平衡是在PCB板中产生电磁干扰的一个因素。
当使用并联去耦时,不要忘记存在第三个电容器:
电源和接地层结构。
7.3.4引线长度电感所有电容器都存在引线电感和器件体电感。
过孔也增加电感值。
在任何时候都必须减少引线电感。
43,7.3.5去耦电容的选择对时钟电路元器件,尤其应注意RF去耦问题。
这是因为元件的转换能量注入到电源、接地分配系统中。
这些能量以共模或差模RF的形式传送到其他电路或子系统中。
44,在PCB上放置元器件时,必须提供对高频RF的去耦。
我们必须确保所选去耦电容能满足可能的要求,这点对时钟发生电路尤为重要。
考虑自激频率时需要考虑对重要谐波的抑制,一般考虑到时钟的五次谐波。
下面给出了去耦电容容抗的计算公式:
其中:
是容抗(),是谐振频率(Hz),c为电容大小。
45,在计算去耦电容之前,我们需要先画出戴维宁等效电路。
总的阻抗值等于电路中两个电阻的并联。
在戴维宁等效电路中,假定则:
方法一:
在已知时钟信号的边沿速率时,46,其中,是信号的边沿速率,是网络总电阻,是所用的电容的最大值,则是时间常数。
方法二:
决定所要滤除的最高频率;
对一对差动走线,用下式可获得在最小信号畸变情况下的最大电容值。
C为nF,为MHz。
47,当使用旁路电容时,以下几点需要考虑:
如果边沿速率的畸变容许(一般3倍于C值),应使用大一级的电容标准值。
选择具有适当额定电压和介电常数的电容。
选择稍大的误差,误差在800对供电滤波是适合的,但作为高速数字信号电路的去耦电容却不合适。
使电容的引线最短,线路电感最小。
确认装上电容后,电路的工作状态正常。
太大的电容会导致信号的过大畸变。
48,7.3.6大电容的选择在最大容性负载情况下,大电容可给元器件提供直流电压及电流,以实现对数据、编码及同步控制信号的转换。
大容量电容除了用于高自激频率电路的去耦以外,还可为元器件提供直流功率和对电源板上的RF电流进行调制。
49,下面位置要放置去耦电容:
供电源与PCB的接口处。
自适应卡、外围设备和子电路I/D接口与电源终端连接处。
功率损耗电路和元器件的附近。
输入电压连接器的最远位置。
远离直流电压输入连接器的高密元件布置。
时钟产生电路和脉动敏感器件附近。
在使用大电容时,我们以标称电压等于实际需要的额定电压的50%来计算额定电压,从而避免在冲击电压下电容的毁坏。
50,在低速逻辑器件下获得的经验选择的电容并不适用于高速电路中的旁路和去耦。
要考虑到谐振、PCB的放置、引线的电感等因素。
选择最佳的大电容的步骤:
方法一:
假设板上所有的切换器件同时开关,获得最大的损耗电流,包括逻辑交叉产生的电压冲击效应(交叉电流)。
计算允许的最大电源噪声容限判断电路允许的最大共路径阻抗,51,计算从电源到板之间连接电缆的阻抗在电源合理布线的基础上,通过来决定频率。
如果实际切换频率低于上式中的计算频率,则电源线的布线是合理的。
若高于则需要电容在频率为阻抗为时,可通过下式计算出所需的电容值。
52,方法二:
假设一块有200个CMOS器的PCB,在2ns时钟周期内,每个具有5pF的切换负载,电压源的电感为80nH,则:
(尖峰最坏情况)(根据噪声预期极限值),53,12.5F在PCB上常用的大电容电容值为10F100F。
通过需要去耦的逻辑器件的谐振工作频率,可以获得器件的切换能量,从而能够计算出电压板所需的RF电流的去耦电容。
难点在于,必须已知器件引线的电感才能计算谐振频率。
54,7.4PCB中的抗串扰设计抗串扰设计是PCB设计的要素之一,在设计的任一环节都要考虑。
串扰是指走线、导线、电缆束、元件及任意其他易受电磁场干扰的电子元件之间的不希望有的电磁耦合。
导线、电缆、走线间的串扰影响着内部系统的性能。
串扰不仅出现在时钟或周期信号线上,而且也出现在数据线、地址线、控制线和I/O走线上,应尽量避免。
55,出现串扰时,典型情况需要3个或者更多的导体。
两条线携带要研究的信号,第三条线为参考导线,它使得电路通过电容或电感耦合可以互相通信。
如果是一个双线系统,那么一个通常是参考电势而另一个是差分的,从而避免了固有串扰。
56,串扰包括电容耦合和电感耦合。
电容耦合通常是因为走线位于另一走线上方或参考层上方。
这种耦合是走线与交叠区域之间距离间隔的直接函数。
电感串扰包括物理位置上十分接近的走线。
对于并行走线,需要研究串扰的两种方式:
前向和后向。
在PCB中,后向串扰通常比前向串扰更值得考虑。
57,如果信号由走线AB从源到负载传送,信号将只以容性耦合的方式耦合进相邻走线CD,而且条件是两条走线相互平行且十分接近。
两条走线间的电容(互容)越大,通过串扰能量在二者间传输的耦合越紧密。
被干扰的走线CD上的耦合电压产生从耦合点到走线两端的电流。
返回源C的电流是后向串扰,而传输到负载D的是前向串扰。
两条走线间也有互感,通过后向串扰方向上的电流引起电感耦合。
如果C点驱动器的输出阻抗低于传输线阻抗,那么大部分后向串扰将被反射回驱动器C。
因为电容在高频下能有效地传导RF能量(电流),所以跳变沿速率越快,串扰越大。
58,返回源C的电流是后向串扰,而传输到负载D的是前向串扰。
59,60,7.4.1串扰的测量单位因为参考电平不是一个绝对的功率电平,所以串扰是以dB为测量单位的。
假定从干扰电路到受损电路的损失是90dB。
串扰的测量单位将代表90dB上的串扰耦合损失了多少值。
下式给出了这一关系的描述。
dB=90-串扰耦合损失(以dB为单位)下式表示了用源和受干扰电路表示的串扰。
61,7.4.2避免串扰的设计技术为了在PCB中避免串扰,给出有效的设计和布线技术。
根据功能分类逻辑器件系列,保持严格的总线结构。
最小化元件间的物理距离。
最小化并行布线走线的长度。
元件要远离I/O互连接口及其他易受数据干扰及耦合影响的区域。
62,对阻抗受控走线或频波能量丰富的走线提供正确的终端。
避免互相平行的走线布线,提供走线间足够的间隔以最小化电感耦合。
相邻层(微带或带状线)上的布线要互相垂直,以防止层间的电容耦合。
降低信号到地的参考距离间隔。
降低走线阻抗和信号驱动电平。
隔离布线层,布线层必须在实心平面结构下按相同轴线布线(典型的是背板层叠设计)。
63,在PCB层叠设计中把高噪声发射体(时钟、I/O、高速互连等)分割或隔离在不同的布线层上。
64,3W规则:
为了减少线间串扰,当线中心间距不少于3倍线宽时,则可保持70%的电场不互相干扰,称为3W规则。
如要达到98%的电场不互相干扰,可使用10W的间距。
20H规则:
由于电源层与地层之间的电场是变化的,在板的边缘会向外辐射电磁干扰。
称为边沿效应。
解决的办法是将电源层内缩,使得电场只在接地层的范围内传导。
以一个H(电源和地之间的介质厚度)为单位,若内缩20H则可以将70%的电场限制在接地层边沿内;
内缩100H则可以将98%的电场限制在内。
五-五规则:
印制板层数选择规则,即时钟频率到5MHz或脉冲上升时间小于5ns,则PCB板须采用多层板,这是一般的规则,采用双层板结构时,最好将印制板的一面做为一个完整的地平面层。
65,7.4.33-W原则串扰可存在于PCB上的走线之间。
不仅与时钟或周期信号有关,而且,系统中数据线、地址线、控制线和I/O都会受到串扰和耦合的影响。
使用3-W原则的基本出发点是使走线间的耦合最小。
走线间距离间隔(走线中心间的距离)必须是单一走线宽度的三倍。
对易产生影响的高危信号,例如:
时钟走线、差分对、视频、音频及复位线或其他关键的系统走线强制使用3-W原则。
66,7.5PCB接地接地可以是真正接地、隔离或浮地,但接地结构必须存在。
7.5.1基本接地概念有关接地的两个主要内容是:
(1)安全地(包括对雷击及静电放电的防护)。
(2)信号电压参考地。
通过一个低阻抗通路连接到大地的接地方式,定义为安全地。
安全地使外部导电表面上的电位差很小或几乎没有。
67,7.5.2安全地安全地是为了防止人、动物及其他生物触电,当产品处在危险的电压值时,就可能威胁生命。
毫安级的电流在健康人的身上就可能引起能导致间接危险的反应,更大的电流会具有更损伤性的效应。
电压高于42.4V的交流峰值电压或60V直流电压在干燥条件下通常不认为有什么危险。
必须触摸或操纵的带电部分应与大地等电位或良好绝缘,以防电击。
68,7.5.3信号电压参考地信号地系统是由产品设计的类型、运行时的频率、所用的逻辑设备、输入输出互连、模拟和数子电路、产品安全性(触电危险)所决定。
69,7.5.4接地方法单点接地技术单点接地连接是指在产品的设计中,接地线路与单独一个参考点相连。
这种严格的接地设置的目的是为了防止来自两个不同子系统(有不同的参考电平)中的电流与射频电流经过同样的返回路径,从而导致共阻抗耦合。
70,单点接地的两种方式:
串联接地和并联接地。
串联接地是一个串级链结构,这种结构允许各个子系统的接地参考之间共阻抗耦合。
当频率高于1MHz时这是不合理的。
这个图只画出了接地线路中的电感,而分布电容在这3个接地电路中也是存在的。
当电感和电容同时存在时,就会产生谐振。
71,使用单点接地技术的另一个问题是辐射耦合。
这种现象可能会在导线之间、导线与印刷电路板之间或者导线与外壳之间产生。
72,多点接地技术多点接地可以减少噪音产生电路与0V参考点之间的电感,原因是存在许多并行RF电流回路,如下图所示。
73,混合或选择接地混合接地结构是单点接地和多点接地的复合。
在PCB中存在高低频混合频率时,常使用这种结构。
下图提供了两种混合接地方法。
混合接地容性耦合,74,75,模拟电路接地许多模拟电路工作在低频状态下,对于这些灵敏的电路,单点接地是最好的接地方式。
接地的主要目的是防止来自其他噪声元件(如数字逻辑器件、电动机、电源、继电器)的大接地电流争用敏感的模拟地线。
数字电路接地因为高频电流是由接地噪声电压和数字设备布线区域的压降产生的,所以在高速数字电路中,优先使用多点接地。
它的主要目的是建立一个统一电位共模参考系统。
76,7.5.5电源和接地结构中的共阻抗耦合的控制当有许多电路同时接通时,电压和电流变动范围很大,所有的电源来自相同的电源分配系统,那么在设备之间就有可能产生射频能量耦合。
下图说明了在电源和接地平板中共阻抗耦合的概念,在设备l的接地基准点的噪声由下式表示:
77,78,在一个电源分配系统中减小共阻抗耦合的最好的方法是对不同的开关设备提供不同的电源和接地,这对单面和双面PCB一样有用。
在多层板中用分离的电源和接地平板,使电源分配系统具有低阻抗。
那么共阻抗耦合就会减小。
79,7.5.6接地环路接地环路是产生射频噪声的一个主要原因。
当多点接地的接地点间实际距离较大(大于波长的1/20)及主参考地连接在交流或机壳上时,射频噪声容易产生。
下图给出了装在底板上的PCB的接地环路的外形。
80,81,当0V参考有差异的时候,如何避免产生接地环路呢?
在PCB设计和布线期间可以使用两个主要的设计技巧:
去掉一个接地点(变成一个单点接地系统)。
用下面任一种器件隔离两个电路:
变压器、共模扼流圈、光隔离器或平衡电路。
下图是用上述隔离方法对上图的改进,82,7.5.7多点接地中的谐振在PCB中采用多点接地技术时容易出现的问题就是谐振,这种谐振发生在接地引线与交流参考平面或机座平板之间。
83,谐振的产生取决于接地引线位置之间的距离和激励信号的频谱。
这种谐振的产生是因为除了由于接地机架及接地引线的电容和电感外,在电源和接地平板之间也存在着寄生电容和电感。
PCB的电源和接地平板是在多种频率下发生自谐振的,可以用同样的方法来分析PCB的金属结构的自谐振。
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