EDA实验报告二一位全加器的设计.docx
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EDA实验报告二一位全加器的设计
实验二:
一位全加器的设计
一、实验目的
1、了解和学习QuartusII7.2软件设计平台。
2、了解EDA的设计过程。
3、通过实例,学习和掌握QuartusII7.2平台下的文本输入法。
4、学习和掌握全加器的设计原理。
5、初步掌握该实验的软件仿真过程。
二、实验仪器
PC机,操作系统为Windows7,本课程所用系统均为Windows7(下同),QuartusII7.2设计平台。
三、实验步骤
1、创建工程,在File菜单中选择NewProjectWizard,弹出对话框如下图所示
在这个窗口中第一行为工程保存路径,第二行为工程名,第三行为顶层文件实体名,和工程名一样。
2、新建设计文本文件,在file中选择new,出现如下对话框:
选择VHDLFile点击OK。
2、文本输入,在文本中输入如下程序代码:
libraryieee;
useieee.std_logic_1164.all;
ENTITYxor31is
port(a,b,cin:
instd_logic;
sum:
outstd_logic);
endxor31;
ARCHITECTUREd1OFxor31is
begin
sum<=axorbxorcin;
endd1;
libraryieee;
useieee.std_logic_1164.all;
ENTITYand21is
port(a,b:
instd_logic;
c:
outstd_logic);
endand21;
ARCHITECTUREd2OFand21is
begin
c<=aandb;
endd2;
libraryieee;
useieee.std_logic_1164.all;
ENTITYor31is
port(s1,s2,s3:
instd_logic;
y:
outstd_logic);
endor31;
ARCHITECTUREd3OFor31is
begin
y<=s1ors2ors3;
endd3;
libraryieee;
useieee.std_logic_1164.all;
ENTITYf_adder1is
port(a,b,cin:
instd_logic;
cout,sum:
outstd_logic);
endf_adder1;
ARCHITECTUREbhvOFf_adder1is
componentand21is
port(a,b:
instd_logic;
c:
outstd_logic);
endcomponent;
componentxor31is
port(a,b,cin:
instd_logic;
sum:
outstd_logic);
endcomponent;
componentor31is
port(s1,s2,s3:
instd_logic;
y:
outstd_logic);
endcomponent;
signals1,s2,s3:
std_logic;
begin
u1:
xor31portmap(a,b,cin,sum);
u2:
and21portmap(a,b,s1);
u3:
and21portmap(b,cin,s2);
u4:
and21portmap(a,cin,s3);
u5:
or31portmap(s1,s2,s3,cout);
endbhv;
然后保存到工程中,结果如下图所示:
4、编译,如果有多个文件要把这个文件设为当前顶层实体,这样软件编译时就只编译这个文件。
点击projet->SetasTop-levelEntityCtrl+Shift+J
接下来进行编译,点击processing->StartCompilation,见下
5、仿真验证,打开波形编辑器,新建一个波形仿真文件,如下图:
然后选择菜单“View”→“Utility”→“NodeFinder”出现如下对话框,在“Filter”中选择“Pins:
all”,再点击“List”即在下边的“NodeFound”框中出现本设计项目中所有端口引脚列表,从端口列表中选择所需要的,并逐个拖到波形编辑器窗口中。
接下来编辑输入信号波形,如下图所示:
设置仿真时间区域,选择菜单“Edit”→“EndTime”…
然后将编辑好的信号波形保存,点击波形仿真,仿真结果如下图所示:
6、选择菜单“Tools”→“NetlistViewers”→“RTLviewer”得到如下电路图:
四.小结
通过这次上机,我们了解了关于元件例化语句的使用,以及全加器设计的原理,更熟练的使用顺序语句和并行描述语句。
此外,还了解了波形仿真以及时延分析,更学会了如何进行引脚分配。
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