25G Hz PLL 锁定检测电路分析实现研究报告.docx
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25GHzPLL锁定检测电路分析实现研究报告
2.5GHzPLL锁定检测电路分析实现研究报告
摘要
在集成电路设计中,需要使芯片上内部时钟和外部时钟同步,希望在外部时钟输入的高频率下使用芯片的内部时钟。
基于以上两点,锁相环常常用于产生芯片上的内时钟。
但是随着处理器频率的提高,传统的数字锁相环已经不能满足要求。
在本文中,我们将展现一个新的锁相环锁定检测方法。
锁定检测的功能是检测锁相环是否达到锁定。
2.5GHzPLL锁定检测电路分析实现,就是要完成锁定检测电路的正向总体设计方案,锁定检测电路的反向提取,再在反向提取电路的基础上在SMIC0.18um工艺下进行重新设计,并完成HSPICE下的晶体管级仿真。
2.5GHzPLL锁定检测电路分析实现的难点与重点是反向电路的提取和SMIC0.18工艺下的重新设计。
本文所讨论的锁相环能够锁定更高频率的时钟。
该锁定检测电路采用比较成熟的SMIC0.18um工艺。
锁相环的压控震荡器的输出频率可以高达2.5GHZ。
另外,该锁相环能够锁定高达到2.5GHZ的输出频率。
我们采用模拟电路来代替以往的数字的锁定检测电路。
在SMIC0.18um工艺下,采用本文所讨论的锁定检测电路而设计的锁相环相对其他的锁相环而言,具有更大的优越性。
关键词:
锁相环锁定检测SMIC0.18um工艺集成电路
Abstract
Inintegratedcircuitdesign,weneedtomaketheinternalclockandtheexteriorclockofthechipsynchronous,wealsohopetousetheinternalclockofthechipunderthehighfrequencyclockoftheexterior.Accordingtotheabove,Phase-lockedloops(PLLs)areusuallyusedtocreateinsideclockofthechip.Butalongwiththeexaltationoftheprocessorfrequency,thetraditionaldigitalPLLhasalreadycan'tsatisfytherequest.Inthispaper,anewmethodofPLLlockdetectorwillbepresented.ThefunctionofthePLLlockdetectoristotestPLLwhetherattaintotargetornot.Theanalysisandrealizationofthe2.5GHzPLLlockdetectoristocompletetotaldesignproject,tocompletetheanti-todistillofcircuit,baseontheanti-todistillofthecircuitandcarryonre-designingintheprocessofSMIC0.18um,andcompletetheHSPICEsimulationofthetransistorclass.Thedifficultyandimportanceofanalysisandrealizationofcircuitof2.5GHzPLLlockdetectoristheanti-todistillofthecircuitandre-designundertheprocessofSMIC0.18um.
ThePLLthistextdiscussedcantargettheclockwhichhasahigherfrequency.thelockdetectorcircuitadoptiontheprocessofSMIC0.18umwhichismorematurenow.TheoutputoftheVCOcanbeuptothe2.5GHz.Moreover,thelockdetectorcircuitisabletolocktoforma2.5GHzoutputsignal.Weadoptiontheanalogcircuitinsteadofdigitallockdetectorcircuit.APLLbasedonthistypeoflockdetectordemonstratedsuperiorperformanceoverotherPLLsinthisSMIC0.18umprocess.
KeyWords:
PLL,lockdetector,SMIC0.18um,integratedcircuit
1引言
锁相环主要用在实现频率和成和频率倍增方面,在电子学和通信领域中得到广泛应用,正如文献[1]中所介绍,锁相环也用在集成电路中,使得集成电路芯片上的内部时钟与外部时钟同步,使得可以在外部时钟输入的高频率下使用芯片的内部时钟。
但是传统的锁相环锁定检测电路往往采用数字电路来实现或者是采用工艺比较落后的模拟电路来实现。
正如文献[2]所述,随着时钟频率的提高,这种锁相环将不能完成锁定检测,其不足之处逐渐显露出来。
随着集成电路工艺的改进,尤其是SMIC0.18um工艺的成熟,使得设计高速的锁定检测电路成为了可能。
文献[3]中讨论了一种基于SMIC0.18um工艺的2.7GHz的高速模拟锁相环,具有这样高频率的锁相环可以满足现代电路系统的需要,设计高速的锁定检测电路也就成了必然。
高速模拟锁定检测电路的设计,最好的办法是参考以往的锁定检测电路图,分析锁定检测电路的功能,再在新的工艺下设置电路参数,最终完成锁定检测电路的设计。
在本论文中,讨论了2.5GHzPLL锁定检测电路的实现,就是要在完成正向总体设计后,在反向提取电路的基础上,从晶体管分析锁定检测电路,利用所提取的电路在当前已很成熟的SMIC0.18工艺下重新设计,完成对晶体管参数的调试,并且通过高精度的HSPICE下的晶体管级仿真,使得锁定检测的频率能够检测到高速锁相环是否到达锁定。
从而推动锁相环的应用。
22.5GHzPLL锁定检测电路工作原理分析
2.1锁相环结构简介
锁相环的基本结构如图2-1:
图2-1锁相环的基本结构
主要由四部分组成:
鉴频鉴相器phasedetector、低通滤波器lowpassfilter、压控振荡器voltagecontrolledoscillator、分频器frequencydivider。
鉴频鉴相器的功能是实现输入时钟与输出时钟的相位比较,当二者的相位达到一致时,表示锁相环达到锁定,否则锁相环没有达到锁定,此时鉴频鉴相器将输出一个控制信号到低通滤波器,经过低通滤波器后到达压控震荡器,使压控震荡器改变输出时钟的频率相位,使之的相位与输出时钟的相位保持一致。
低通滤波器的功能是实现滤波功能,由于由鉴频鉴相器输出的信号包含一定的高频部分,这些高频部分对压控震荡器来说是不需要的,使压控震荡器工作不正常,所以要采用低通滤波器来滤去信号中的高频部分。
压控震荡器的功能是,接收从鉴频鉴相器输出的经滤波的信号,使之控制压控震荡器改变输出时钟的频率和相位。
如果直接将输入信号与输出信号进行相位的比较,由于输出时钟频率高,难于实现。
分频器的功能是对输出信号进行分频,将其频率变低,以便与输入信号进行相位,频率的比较。
2.2锁相环的作用简介
锁相在电子学、通信、和仪器中有着广泛的应用,主要用于频率倍增和频率合成。
图2-2就是一个频率倍增电路图。
图2-2频率倍增图
输入端相位或频率变化会引起相应的输出量变化N倍,该电路与电压放大器不同,锁相环提供了一个精确的值等于M的放大系数,这个特点是由于有无穷大的环路增益,其次,输出频率可以通过改变除数因子N而改变。
图2-3就是一个频率合成的电路图。
图2-3频率合成图
该电路图与频率倍增电路图有着相似之处,此处就是除数因子N是可以改变的,可以根据模式的选择来改变。
频道控制是一个数字,用于改变N的值,由于
,所以
的相对精度与
的相等。
2.3锁定检测
2.3.1锁定检测的功能
锁定检测的功能就是实现输入时钟与输出时钟的比较,包括频率,相位的比较。
当二者的频率、相位一致时表示锁相环达到了锁定。
锁定检测的方法很多,可以使用一个异或门来实现功能,当两个输入时钟相位、频率不同时,输出结果不全为0,此时表示锁相环没有达到锁定。
当两个输入时钟的相位、频率相同时,输出结果全为0,此时表示锁相环达到了锁定。
一个简单可行的办法是对两个时钟进行计数操作,从某一时刻开始,如果在一个时间段内,两个计数器的计数值相等,则表示,输入时钟与输出时钟的相位达到了锁定。
由于两个时钟的频率都比较高,如果直接进行计数操作,计数器的设计将变得很困难。
所以还要对两个时钟进行分频,使之频率降低,这样才容易设计计数器。
下面采用计数器来实现锁定检测。
2.3.2锁定检测的实现
a电路图说明
电路图如图2-4,div1模块对时钟clka进行分频,div2模块对时钟clkb进行分频,两个分频模块的分频系数应该一样。
Countera对clkadivn进行计数操作,counterb对clkbdivn进行计数操作,compare模块对两个计数器的计数值进行比较。
当二者的计数值相等时输出1,否则输出0。
图2-4锁定检测电路模块划分
b锁定检测的时序说明
锁定检测要满足的时序如下,对照锁定检测的电路图分析如下:
图2-5满足锁定时的时序图
图2-6不满足锁定状态的时序
图2-5是锁相环达到锁定检测的时序图,从图中可以看出,完成锁定检测时输出为保持的高电平。
图2-6是锁相环没有达到锁定的时序图,从图中可以看出,锁定检测的输出结果不唯一,有时保持高电平,有时保持低电平。
32.5GHzPLL锁定检测电路总体设计方案
3.1概述
锁相环是把输出相位和输入相位相比较的反馈系统。
2.5GHzPLL锁定检测电路完成的功能是将输入信号与输出的反馈信号相比较,检测输入信号与输出信号是否达到了锁定。
完成检测任务,就是要检测两个信号的周期是否一样,二者的相位之差是否达到了稳定。
完成此功能,简单可行的办法是对两个信号分别用计数器进行计数操作,若在相同的时间内两个信号的脉冲数目相等,则表明锁相环达到了锁定。
对两个计数器而言,需要有复位信号,使能信号,来对计数器进行控制。
由于该锁定检测电路的时钟频率很高,所以不采用基本的数字计数器,而要采用直接用CMOS晶体管搭建的模拟计数器。
对两个输入进行计数的模块是时序电路模块,所有的时序必须满足时序的要求。
如何比较两个计数器的输出是否一致,采用一个两输入的同或门来实现,两个输入都是三位的数据输入,同或门的输出是一位的数据输出,当二两个输入数据相同时,同或门输出高电平,代表锁相环达到了锁定,否则同或门输出为低电平,代表两个输入数据不相同,锁相环没有达到锁定。
对两个计数器输出进行比较的同或门模块采用的是组合逻辑。
从外部看如图3-1,完成锁相环锁定检测电路的输入端口有输入脉冲clkA,clkB,复位信号reset,使能信号enable。
输出端口有输出脉冲q。
图3-1锁定检测整体电路图
3.2设计目标
3.2.1功能定义
2.5GHzPLL锁定检测电路的电路模型如下,该电路的功能是完成对输入时钟clkA,clkB进行比较,以便检测二者是否有相同的时钟周期,相同的相位。
当二者的周期相同,相位差固定,则输出q输出为高电平,否则q输出为低电平。
在输入端有两个控制信号,该电路采用异步复位,复位信号reset的优先权最高,当其为低电平时,整个电路复位。
使能信号enable,当其为高电平时,整个电路开始工作。
3.2.2引脚描述
引脚描述如表3-1
表3-1锁定检测的引脚描述
端口名称
端口说明
clkA
输入信号A
clkB
输入信号B
reset
复位信号
enable
使能信号
Q
检测输出
输入引脚clkA是1位的输入时钟,也是参考时钟。
检测锁定的标准,就是以该时钟为参考标准的。
输入引脚clkB也是1位的输入时钟,clkB时钟是压控振荡器的输出信号经过分频后得到的,此时钟就是需要和参考时钟clkA进行检测比较的时钟。
复位引脚reset是复位信号的输入端口,当其为低电平时,电路的所有模块都复位,包括内部寄存器清零,输出端口清零。
使能引脚enable是使能信号的输入端口,当其为高电平时,电路开始工作,当其为低电平时,整个电路都不能工作。
输出引脚q是检测比较的输出端口,当电路检测到锁相环达到锁定时,该端口输出为高电平。
3.2.3接口时序
两个输入时钟的周期、相位固定时,整个电路模块的工作时序如图3-2:
图3-2锁定检测锁定时的工作时序
当复位信号有效时,输出信号清零。
当电路正常工作时,两个输入时钟的周期相同,相位固定,输出结果为高电平,代表锁相环达到锁定。
两个输入时钟的周期不同,相位不固定时,整个电路的工作时序如图3-3:
图3-3锁定检测没有锁定时的工作时序
当电路正常工作时,检测到输入时钟的周期,相位不同,表示锁相环没有达到锁定,输出结果为低电平。
3.3顶层设计方案
3.3.1模块划分
模块如图3-4,根据本电路要完成的功能,将本电路分为三个模块:
两个计数器模块counterA,counterB,一个计数器结果比较模块norgate。
图3-4锁定检测的模块划分
计数器模块counterA模块,完成对clkA的计数操作。
计数器模块counterB模块,完成对clkB的计数操作。
比较模块,完成两个计数操作模块的比较。
3.3.2clkA计数器模块
a功能
本模块的功能是对clkA输入信号进行计数操作,输入时钟信号为clkA。
输出结果为qA[2:
0],三位宽,进行模8计数操作。
reset为异步复位信号,当其为低电平时,计数器内的寄存器清零。
enable为使能信号,当其为高电平时,计数器才能工作。
所以,当复位信号无效,使能信号有效时,计数器在输入时钟的驱动下,进行计数操作。
b接口说明
输入引脚clkA,是外部时钟输入端口,1位宽度。
输入引脚reset为复位信号输入端口,1位宽度。
输入引脚enable为外部使能信号输入端口,1位宽度。
输出引脚qA[2:
0]为计数器的输出端口,3位宽度。
本计数器是模8计数器,异步复位。
c时序说明
本模块要满足的时序如图3-5:
图3-5参考时钟计数器模块的时序
当reset有效时,即当其值为0时,输出为0,从时序图中可以看出,当qA的值为3时,由于是异步复位,当复位信号有效时,输出结果变为0。
只有使能信号有效时,计数器才开始工作,在时序图中,当qA为5时,使能信号为低电平,计数器保持计数值。
3.3.3clkB计数器模块
a功能
本模块的功能是对clkB输入信号进行计数操作,输入时钟信号为clkB。
输出结果为qB[2:
0],三位宽,进行模8计数操作。
reset为异步复位信号,当其为低电平时,计数器内的寄存器清零。
enable为使能信号,当其为高电平时,计数器才能工作。
所以,当复位信号无效,使能信号有效时,计数器在输入时钟的驱动下,进行计数操作。
b接口说明
输入引脚clkB,是外部时钟输入端口,1位宽度。
输入引脚reset为复位信号输入端口,1位宽度。
输入引脚enable为外部使能信号输入端口,1位宽度。
输出引脚qB[2:
0]为计数器的输出端口,3位宽度。
本计数器是模8计数器,异步复位。
c时序说明
本模块要求满足的时序条件如图3-6:
图3-6反馈时钟计数器模块时序
当reset信号有效时,计数器的寄存器清零。
由于是异步复位,所以复位信号的优先级最高。
当enable有效时,计数器开始计数操作。
当没有复位信号,且使能信号有效时,计数器完成的是模8计数。
3.3.4同或比较模块
a功能
本模块完成的功能是实现对两个计数器的输出结果进行比较。
什么时候进行比较,取决于对参考clkA时钟的计数器的输出,当参考时钟的计数器的输出为7时,即参考时钟已经完成8个脉冲的计数,此时在看对clkB进行计数的计数器的值是否为7,若是,比较结果为高电平,否则输出为低电平。
本模块的驱动是靠qA来驱动的。
当输出为高时表明锁相环达到了锁定。
b接口说明
本模块有三个输入,一个输出。
其中输入信号qA,qB,分别是计数器counterA,counterB的输出。
reset是复位信号的输入,采用的是异步复位,当其为低电平时有效,输出和内部寄存器复位。
本模块完成的比较不是任何时候都在比较qA,qB,而是当qA为7时,才进行比较。
c时序说明
本模块的时序图要满足的要求如图3-7:
下图是当输入的时钟的频率、相位不同时,计数器的计数结果不同,检测输出结果将会是输出低电平,表示锁相环没有达到锁定。
图3-7未锁定时的时序
图3-8是当输入时钟的频率和相位相同时,计数器的计数结果相同,检测输出的结果是输出高电平,表示锁相环达到了锁定。
图3-8锁定时的时序
3.4验证与测试
设计验证:
锁相环锁定检测电路的实现,采用两个计数器来对两个输入信号进行计数操作,以便比较在相同的时间内,两个计数器对两个输入时钟的计数值是否相等。
这种方法是可行的,当两个计数器的值在任何时刻都相同时表明两个输入时钟的频率和相位相同,锁相环达到锁定状态,否则锁相环没有达到锁定状态。
物理验证:
实现三位的计数器,由于计数器的计数频率很高,所以不能采用一般的现成的计数器,而要用晶体管搭建一个计数器。
对同或比较电路也是如此。
完成本课题采用了三个模块来实现,其中两个是计数器模块,一个是同或比较模块。
对本设计方案设计的电路的测试,要分为四步来进行。
第一步,对参考时钟clkA的计数器进行测试,主要测试的是复位信号有效时,计数器的内部寄存器是否清零。
对使能信号进行测试,测试当使能信号无效时,计数器是否保持原有的计数值。
测试计数器对时钟频率的要求,要求计数器正常工作,输入时钟的频率要在什么范围内。
由于是采用的模拟计数器,所以完成了计数器的功能测试后,还要测试计数器的灵敏度,抗噪声性能。
第二步,再按第一步的要求测试输入时钟clkB的计数器。
第三步,测试同或比较模块,由于是采用的组合逻辑模块,主要测试输入复位信号的功能,当复位信号有效时,输出信号是否为低电平,测试数据变化的频率范围,最高的变化频率,最后还要测试比较器的灵敏度,抗噪声性能。
第四步,将计数器和同或比较模块连接成完成本课题的电路,对整个电路进行测试。
先测试复位信号,再测试使能信号的功能,整个电路所允许的输入时钟的最高频率,是否满足课题所要达到的时钟频率。
42.5GHzPLL锁定检测电路反向提取分析
4.1锁定检测电路外部引脚
4.1.1锁定检测电路图
图4-1锁定检测电路图
4.1.2输入引脚
锁定检测的输入引脚如下:
clka为输入的参考时钟,其输入时钟的频率可高达156.25MHz。
clkb为锁相环输出时钟经由分频器进行16分频得到的时钟,锁定检测的目的就是要检测clkb是否与输入参考时钟具有相同的频率和相位。
输入信号rst为复位端,当其为高电平时,整个锁定检测电路的内部寄存器都复位。
当其为低电平时,输入时钟的控制下,检测电路开始工作。
4.1.3输出引脚
锁定检测的输出引脚为参考时钟clka的输出,其输出频率与clka相同。
输出引脚q为锁定检测的输出端,当锁定检测电路达到锁定时,在检测到达到锁定时,输出端q保持为高电平,当锁定检测电路检测到两个时钟没有达到锁定时,输出端保持为低电平。
4.2锁定检测电路内部结构
4.2.1触发器
锁定检测内部总共有42个触发器,每个触发器由30个CMOS晶体管组成。
触发器有时钟输入端,数据输入端,复位信号输入端,两个输出端口。
触发器为时钟的上升沿触发,复位信号为低电平时,触发器复位。
触发器的内部结构如图4-2:
图4-2D触发器内部结构
4.2.2异或门
锁定检测内部总共有19个异或门,每个异或门有两个输入端口,一个输出端口,异或门采用13个晶体管组成,如图4-3。
图4-3二输入异或门
4.2.3反向器
锁定检测内部的反向器为由两个CMOS晶体管组成。
由于PMOS晶体管的空穴移动速度没有电子移动的速度快,所以PMOS晶体管的沟道宽度要比NMOS晶体管的宽。
4.2.4与非门
锁定检测内部有两输入的与非门,三输入的与非门,四输入的与非门。
4.2.5或非门
锁定检测内部有一个18输入的或非门,用来检测两个计数器的计数值是否一样,构成一个比较电路,如图4-4。
图4-418输入或非门
4.3锁定检测电路的实现
4.3.1计数器
锁定检测内部有两个18位的计数器,计数器采用D触发器来构成,与传统的同步计数器相比,本设计中没有采用同步计数,而采用异步计数。
构成的计数器如图4-5:
图4-518位计数器
该计数器中的18个D触发器采用相同的复位端。
4.3.2比较模块
比较模块的电路图如图4-6:
图4-6比较电路图
比较模块采用17个异或门和一个18输入的或非门组成,18输入或非门的一个输入端采用的是计数器的最高位经过一定的控制电路到达18输入或非门的输入端,此控制位好比一个检测开关,当锁定参考时钟计数器和反馈时钟计数器的计数值相同时,且参考时钟计数器的最高位已经计数到1时,控制电路的开关打开,让十八输
或非门输出一个时钟宽度的高电平。
4.3.3控制模块
控制模块的作用是为了在参考时钟计数器的最高位计数到1时,对整个计数器电路进行复位操作,以便进行下一次的比较,之所以不采用最高位的反向来进行复位,是为了使复位达到与时钟的同步,以维持系统工作的稳定。
如图4-7:
图4-7控制电路图
4.4反向提取的锁定检测电路图
反向提取的电路图为图4-8
图4-8锁定检测电路图
锁定检测电路左边为参考时钟、反馈时钟输入端,复位信号输入端。
复位信号为高电平时,整个电路复位。
右边的端口为输出端,当检测到两个时钟达到锁定时,输出端保持为高电平,当检测到两个时钟没有达到锁定时,输出端始终保持低电平。
锁定检测电路的功能是对参考时钟和输入的比较时钟进行计数,在一定的时间内,若两个计数器的计数值相同,就表示两个时钟是锁定的,否则没有锁定。
52.5GHzPLL锁定检测电路SMIC0.18工艺下重新设计
5.1反相器设计
反相器的设计采用的是用一个PMOS和NMOS晶体管来实现,在高速的电路中,反相器中晶体管的参数设计也是很重要的,为了达到反相器能够正确地进行0和1的翻转,由于PMOS晶体管中的空穴的移动速度比自由电子慢,所以为了达到对称的效果,PMOS晶体管的宽度比NMOS大。
在本设计中,PMOS的参数为沟道长180nm、沟道宽1.5
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