孙尊路《计算机组成原理B》实验报告Word下载.docx
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实验内容:
四位加减法器设计。
一位全加器(FA)的实现,利用一位加法器设计出一位加减法单元(CAS)设计,完成四位加减法器的设计。
对设计进行编译、仿真,并对仿真结果进行分析,查看分析结果是正数、负数、正溢出、负溢出。
实验目的:
1.熟悉用QuartusII进行逻辑电路设计的方法。
2.通过4位加减法器的设计,掌握加减法器的基本原理。
VHDL程序或图形设计电路图:
(1)一位全加器(FA)图形设计电路图
原理图:
如图1-1一位全加器(FA)原理图所示。
图1-1一位全加器(FA)原理图
设计图:
如图1-2一位全加器(FA)设计图所示。
图1-2一位全加器(FA)设计图
(2)一位加减法单元(CAS)图形设计电路图
如图1-3一位加减法单元(CAS)原理图所示。
图1-3一位加减法单元(CAS)原理图
如图1-4一位加减法单元(CAS)设计图所示。
图1-4一位加减法单元(CAS)设计图
(3)四位加减法器图形设计电路图
如图1-5四位加减法器原理图所示。
图1-5四位加减法器原理图
如图1-6四位加减法器设计图所示。
图1-6四位加减法器设计图
仿真结果与分析:
(1)一位全加器(FA)仿真结果与分析
仿真结果:
如图2-1所示。
图2-1一位全加器(FA)仿真结果
仿真分析:
两个二制数字Ai,Bi和一个二进制位输入Ci相加,产生一个和输出Si以及一个进位Ci+1。
从此表可分析得,输入量中有奇数个1时,和Si为1;
输入量中任何两个同时为1,进位Ci+1为1。
即:
(2)一位加减法单元(CAS)仿真与分析
如图2-2所示。
图2-2一位加减法单元(CAS)仿真结果
当Sub=0,Ai、Bi和进位Ci做一位加法;
当Sub=1(如上图中加框的部分),Ai、Bi的反码和进位Ci做一位加法运算,即:
●当Sub=0时:
●当Sub=1时:
(3)四位加减法器仿真与分析:
如图2-3所示。
图2-3四位加减法器仿真结果(加法)
图2-4四位加减法器仿真结果(减法)
Sub作为控制线,A和B做加法时,Sub为0;
A和B做减法时,Sub为1,A和
做加法,根据补码的运算方法最低位应该加1,所以将Sub作为最低位的进位输入C0。
Cy为移出标志,由C3和C4进行异或运算得到,可得下表:
心得体会:
通过本次实验,学会了四位可加减器的设计,学会了使用QuartusII软件进行设计。
对一位加法器和一位可控加减单元的设计。
在实验中虽然遇到了一些问题,但在老师和同学的帮助下解决这些问题了。
对计算机硬件电路有进一步的了解。
2014年5月12日成绩评定:
实验二运算部件实验—并行乘法器实验
设计一个并行乘法器,先使用FA设计出一个不带符号的阵列乘法器,再设计求补器,最后再设计出带符号的阵列乘法器。
完成以下内容:
1.设计一个5位求补器。
2.设计一个55的不带符号的阵列乘法器。
3.设计一个66的带符号的阵列乘法器。
1.掌握原码并行乘法器的基本原理。
2.掌握带求补器的补码阵列乘法器的基本原理。
(2)5×
5不带符号的阵列乘法器(mul)图形设计电路图
如图1-35×
5不带符号的阵列乘法器原理图所示。
图1-35×
5不带符号的阵列乘法器原理图
如图1-45×
5不带符号阵列乘法器设计图所示。
图1-45×
5不带符号阵列乘法器设计图
(3)5位的求补器(cmp)图形设计电路图
如图1-55位的求补器原理图所示。
图1-55位的求补器原理图
如图1-65位的求补器设计图所示。
图1-65位的求补器设计图
(4)6×
6的带符号的阵列乘法器(cmul)图形设计电路图
如图1-76×
6的带符号的阵列乘法器原理图所示。
图1-76×
6的带符号的阵列乘法器原理图
如图1-86×
6带符号阵列乘法器设计图所示。
图1-86×
6带符号阵列乘法器设计图
通过仿真结果可得下表表1-1所示:
从此表可分析得,输入量中有奇数个1时,和Si为1;
(2)5×
5不带符号的阵列乘法器(mul)仿真结果与分析
图2-25×
5不带符号阵列乘法器仿真结果
无符号乘法器不考虑数的符号,即把所有的数都认为是正数。
(3)5位的求补器(cmp)仿真结果与分析
图2-35位的求补器仿真结果
在乘法时把相应的数转换被码形式进行相乘,正数原码与补码相同,负数时相应位上取反后加1变成相应的补码。
如上图标识所示,当E=1时,进行求补运算,否则不作求补运算。
(4)6×
6的带符号的阵列乘法器(cmul)仿真结果与分析
如图2-4所示。
图2-46×
6带符号阵列乘法器仿真结果
所谓带符号阵列乘法器实质上就是包括符号在内的补码乘法器。
对带符号的阵列乘法器的结构来说,可以采用先补码求补得到原码,再用无符号阵列乘法器做运算,最后把结果求补得到相应补码。
从结果中可分析得到,乘数与被乘数同为正时,结果为正。
同为负数时结果为正。
当乘数与被乘法数异号时结果异常
通过本次实验,学会了并行阵列乘法器的制作,加深了对计算机逻辑电路的理解。
2014年5月26日成绩评定:
实验三时序部件实验
本次实验是时序部件的设计。
时序部件用来产生计算机在执行机器指令过程中的时序信号。
先设计节拍脉冲发生器,再启停电路设计(启动逻辑控制),启停电路对脉冲源产生的主频脉冲进行完整、有效地控制,保证计算机时序电路能准确地启动和停止。
需完成以下设计:
1.节拍脉冲发生器
2.带启停电路的时序电路
1.加深理解计算机控制器中,时序控制部件的基本组成和工作原理。
2.掌握启停逻辑电路、节拍脉冲发生器的工作原理及设计方法。
3.了解启停逻辑电路、节拍脉冲发生器等电路的结构特点。
HDL程序或图形设计电路图:
(1)节拍脉冲发生器(pulse)图形设计电路图
如图1-1节拍脉冲发生器原理图所示。
根据上述的原理图设计如下
电路图如图1-2所示。
图1-2节拍脉冲发生器设计图
(2)带启停电路的时序电路(Tsmq)图形设计电路图
如图1-3时序部件原理图所示。
根据上述带启停电路的时序电路原理图可设计如下电路,如图1-4带启停电路的时序电路设计图所示:
图1-4带启停电路的时序电路设计图
(1)节拍脉冲发生器(pulse)仿真结果与分析
如图2-1节拍脉发生器仿真结果图所示。
图2-1节拍脉冲发生器仿真结果
从接收CLR为GND之后产生的节拍脉冲具有一定的周期性,从仿真结果上来看来的。
脉冲重复着按周期产生(如上图标注所示)。
(2)带启停电路的时序电路(Tsmq)仿真结果与分析
如图2-2速启停电路的时序电路仿真结果图所示。
图2-2带启停电路的时序电路仿真结果
当Start按钮按下后,时序电路启动,开始按一定周期产生节拍脉冲;
当按下Stop按钮后,节拍脉冲发生器将停止发生节拍脉冲。
节拍脉冲的生产只在Start和Stop之间产生。
通过本次实验,学会了时序部件的设计,利用启停电路进行控件部件的启动与停止,节拍脉冲的生产与停止。
在仿真中遇到了一个问题,在老师的帮助下,我解决了它。
让我对时序部件的原理有了进一步的了解。
老师辛苦啦,
我尽力啦◎。
。
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