EDA数字钟的设计.docx
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EDA数字钟的设计
西安欧亚学院
EDA设计报告
实验名称:
数字钟的设计
班级:
电子信息工程1101
学号:
113150010151
姓名:
郑成仁
实验报告
实验名称
数字钟的设计
实验目的
1.掌握各类计数器及将它们相连的方法。
2.掌握数码管显示的原理与方法。
3.掌握层次化设计方法。
4.进一步掌握用VHDL硬件描述语言的设计思想。
5.了解有关数字系统的设计。
实验原理
1、基于VHDL语言,用Top_Down的思想进行设计。
确定总体结构,如下图所示:
2、数字钟原理图。
实验内容
及步骤
3、模为12二进制计数器设计。
(1)模12VHDL程序。
(2)仿真
(3)封装
4、模60BCD译码计数器设计。
(1)模60BCD译码计数器VHDL程序
(2)仿真波
(3)打包
5、4MHz分频器设计。
(1)4MHz分频器VHDL程序。
(2)4MHz分频器打包图。
6、七段译码器。
(1)七段译码器VHDL程序。
(2)七段译码器打包图。
7、总设计图
仿真波形。
体会
本次试验对数字钟的设计以及其工作的原理有深刻的认识,并对EDA的仿真软件以及其的应用有了更加深刻的理解,注意每个组成的部分都需要改变一次进行一次的编译。
做到每个部分认真检查以保证后面的部分完整的进行。
指导教师
评议
成绩评定:
年月日
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