基于Libero的数字逻辑设计仿真及验证实验实验报告5到12详解.docx
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基于Libero的数字逻辑设计仿真及验证实验实验报告5到12详解
学院专业班
学号姓名教师评定
实验题目基于Libero的数字逻辑设计仿真及验证实验
第5次实验熟悉EDA工具的使用;仿真基本门电路。
第6次实验仿真组合逻辑电路74HC148、74HC138、74HC153、74HC85、74HC283并烧录验证。
第7次实验仿真组合逻辑电路扩展型74HC4511,仿真时序逻辑电路74HC74、74HC112、74HC194并烧录验证。
第8次实验仿真时序逻辑电路74HC161,用SmartDesign方式仿真基本门电路并烧录验证。
第9次实验用SmartDesign方式仿真组合电路并烧录验证。
第10次实验用SmartDesign方式仿真时序电路的程序并烧录及验证。
第11次实验数字逻辑综合设计仿真及验证(上)。
第12次实验数字逻辑综合设计仿真及验证(下)。
实验报告
1、基本门电路
一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境及仪器
1、Libero仿真软件。
2、DIGILOGIC-2011数字逻辑及系统实验箱。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计,并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86的综合结果,以及相应的仿真结果。
5、将各芯片的综合后仿真结果拍照发送至老师的微信。
四、实验结果和数据处理
1、所有模块及测试平台代码清单
//74HC00代码-与非
//74HC00.v
moduleHC00(A,B,Y);
input[4:
1]A,B;
output[4:
1]Y;
assignY=~(A&B);
endmodule
//74HC00测试平台代码
//testbench.v
`timescale1ns/1ns
moduletestbench();
reg[4:
1]a,b;
wire[4:
1]y;
HC00u1(a,b,y);
initial
begin
a=4'b0000;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
a=4'b1111;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
end
endmodule
//74HC02代码-或非门
//74HC02.v
moduleHC02(A,B,Y);
input[4:
1]A,B;
output[4:
1]Y;
assignY=~(A|B);//或非
endmodule
//74HC02测试平台代码
`timescale1ns/1ns
moduletest02();
reg[4:
1]a,b;
wire[4:
1]y;
HC02u2(a,b,y);
initial
begin
a=4'b0000;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
#10
a=4'b1111;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
end
endmodule
//74HC04代码-非门
moduleHC04(A,Y);
input[6:
1]A;
output[6:
1]Y;
assignY=~A;//非
endmodule
//74HC04测试平台代码
`timescale1ns/1ns
moduletest04();
reg[6:
1]a;
wire[6:
1]y;
HC04u4(a,y);
initial
begin
a=6'b000001;
#10a=a<<1;
#10a=a<<1;
#10a=a<<1;
#10a=a<<1;
#10a=a<<1;
end
endmodule
//74HC08代码-与门
moduleHC08(A,B,Y);
input[4:
1]A,B;
output[4:
1]Y;
assignY=A&B;//与
endmodule
//74HC08测试平台代码
`timescale1ns/1ns
moduletest08();
reg[4:
1]a,b;
wire[4:
1]y;
HC08u8(a,b,y);
initial
begin
a=4'b0000;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
#10
a=4'b1111;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
end
endmodule
//74HC32代码-或门
moduleHC32(A,B,Y);
input[4:
1]A,B;
output[4:
1]Y;
assignY=A|B;//或
endmodule
//74HC32测试平台代码
`timescale1ns/1ns
moduletest32();
reg[4:
1]a,b;
wire[4:
1]y;
HC32u32(a,b,y);
initial
begin
a=4'b0000;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
#10
a=4'b1111;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
end
endmodule
//74HC86代码-异或门
moduleHC86(A,B,Y);
input[4:
1]A,B;
output[4:
1]Y;
assignY=A&(~B)|(~A&B);//异或
endmodule
//74HC86测试平台代码
`timescale1ns/1ns
moduletest86();
reg[4:
1]a,b;
wire[4:
1]y;
HC86u86(a,b,y);
initial
begin
a=4'b0000;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
#10
a=4'b1111;b=4'b0001;
#10b=b<<1;
#10b=b<<1;
#10b=b<<1;
end
endmodule
2、第一次仿真结果(截图,注明对应的门电路)。
(将波形窗口背景设为白色,调整窗口至合适大小,使波形能完整显示,对窗口截图。
后面实验中的仿真使用相同方法处理)
74HC00
3、综合结果(截图,注明对应的门电路)。
(将相关窗口调至合适大小,使RTL图能完整显示,对窗口截图,后面实验中的综合使用相同方法处理)
74HC00
4、第二次仿真结果(综合后)(截图,注明对应的门电路)。
回答输出信号是否有延迟,延迟时间约为多少?
74HC00,延迟约0.3ns.
5、第三次仿真结果(布局布线后)(截图,注明对应的门电路)。
回答输出信号是否有延迟,延迟时间约为多少?
分析是否有出现竞争冒险。
74HC00,延迟约4ns,
2、组合逻辑电路
一、实验目的
1、了解基于Verilog的组合逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、熟悉实验箱的使用和程序下载(烧录)及测试的方法。
4、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。
二、实验环境及仪器
1、Libero仿真软件。
2、DIGILOGIC-2011数字逻辑及系统实验箱。
3、ActelProasic3A3P030FPGA核心板及FlashPro4烧录器。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本组合逻辑电路的设计,并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。
4、74HC85测试平台的测试数据要求:
进行比较的A、B两数,分别为本人学号的末两位,如“89”,则A数为“1000”,B数为“1001”。
若两数相等,需考虑级联输入(级联输入的各种取值情况均需包括);若两数不等,则需增加一对取值情况,验证A、B相等时的比较结果。
5、74HC4511设计成扩展型的,即能显示数字0~9、字母a~f(此部分暂时不用烧录)。
6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511的综合结果,以及相应的仿真结果。
7、将引脚分配图及烧录成功界面拍照发送至老师的微信。
四、实验结果和数据处理
1、所有模块及测试平台代码清单
//74HC148代码
//74HC148测试平台代码
//74HC138代码
//74HC138测试平台代码
//74HC153代码
//74HC153测试平台代码
//74HC85代码
//74HC85测试平台代码
//74HC283代码
//74HC283测试平台代码
//74HC4511代码
//74HC4511测试平台代码
2、第一次仿真结果(截图,注明对应的模块)
3、综合结果(截图,注明对应的模块)
4、第二次仿真结果(综合后)(截图,注明对应的模块)。
回答输出信号是否有延迟,延迟时间约为多少?
5、第三次仿真结果(布局布线后)(截图,注明对应的模块)。
回答输出信号是否有延迟,延迟时间约为多少?
分析是否有出现竞争冒险。
3、时序逻辑电路
一、实验目的
1、了解基于Verilog的时序逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、熟悉实验箱的使用和程序下载(烧录)及测试的方法。
4、学习针对实际时序逻辑电路芯片74HC74、74HC112、74HC194、74HC161进行VerilogHDL设计的方法。
二、实验环境及仪器
1、Libero仿真软件。
2、DIGILOGIC-2011数字逻辑及系统实验箱。
3、ActelProasic3A3P030FPGA核心板及FlashPro4烧录器。
三、实验内容
1、熟练掌握Libero软件的使用方法。
2、进行针对74系列时序逻辑电路的设计,并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。
4、提交针对74HC74、74HC112、74HC161、74HC194的综合结果,以及相应的仿真结果。
5、将引脚分配图及烧录成功界面拍照发送至老师的微信。
四、实验结果和数据处理
1、所有模块及测试平台代码清单
//74HC74代码
//74HC74测试平台代码
//74HC112代码
//74HC112测试平台代码
//74HC161代码
//74HC161测试平台代码
//74HC194代码
//74HC194测试平台代码
2、第一次仿真结果(截图,注明对应的模块)
3、综合结果(截图,注明对应的模块)
4、第二次仿真结果(综合后)(截图,注明对应的模块)。
5、第三次仿真结果(布局布线后)(截图,注明对应的模块)。
4、用SmartDesign方式仿真基本门电路、组合电路和时序电路并烧录验证
一、实验目的
1、熟悉利用EDA工具进行设计及仿真的流程。
2、熟悉实验箱的使用和程序下载(烧录)及测试的方法。
二、实验环境及仪器
1、Libero仿真软件。
2、DIGILOGIC-2011数字逻辑及系统实验箱。
3、ActelProasic3A3P030FPGA核心板及FlashPro4烧录器。
三、实验内容
1、新建一个工程文件,将前面已经设计好的74HC00、74HC02、74HC04、74HC08、74HC32、74HC86实例文件导入,在SmartDesign窗口分别添加这6个模块,完成相应连线。
按实验指导书所列核心板引脚图来分配引脚,最后通过烧录器烧录至FPGA核心板上。
按分配的引脚连线,实测相应功能并记录结果。
详细步骤请参考教材及实验指导书的相关内容(注意:
引脚分配时应避开FPGA核心板已经占用的引脚,详情请参考实验指导书图1-7的标注,下同。
)。
2、新建一个工程文件,将前面已经设计好的74HC148、74HC138、74HC153、74HC85、74HC283实例文件导入,在SmartDesign窗口分别添加这5个模块,完成相应连线。
按实验指导书所列核心板引脚图来分配引脚,最后通过烧录器烧录至FPGA核心板上。
按分配的引脚连线,实测相应功能并记录结果。
详细步骤请参考教材及实验指导书的相关内容。
3、新建一个工程文件,将前面已经设计好的74HC4511实例文件导入,在SmartDesign窗口添加这1个模块,完成相应连线。
按实验指导书所列核心板引脚图来分配引脚,最后通过烧录器烧录至FPGA核心板上。
按分配的引脚连线,实测相应功能并记录结果。
详细步骤请参考教材及实验指导书的相关内容(使用键盘及数码管显示扩展板时应按本文附录中的说明来分配相应的引脚,下同)。
4、新建一个工程文件,将前面已经设计好的74HC74、74HC112、74HC194、74HC161实例文件导入,在SmartDesign窗口分别添加这4个模块,完成相应连线。
按实验指导书所列核心板引脚图来分配引脚,最后通过烧录器烧录至FPGA核心板上。
按分配的引脚连线,实测相应功能并记录结果。
详细步骤请参考教材及实验指导书的相关内容。
四、实验结果和数据处理
表4-174HC00输入输出状态
输入端
输出端Y
A
B
LED
逻辑状态
0
0
0
1
1
0
1
1
表4-274HC02输入输出状态
输入端
输出端Y
A
B
LED
逻辑状态
0
0
0
1
1
0
1
1
表4-374HC04输入输出状态
输入端
输出端Y
A
LED
逻辑状态
0
1
表4-474HC08输入输出状态
输入端
输出端Y
A
B
LED
逻辑状态
0
0
0
1
1
0
1
1
表4-574HC32输入输出状态
输入端
输出端Y
A
B
LED
逻辑状态
0
0
0
1
1
0
1
1
表4-674HC86输入输出状态
输入端
输出端Y
A
B
LED
逻辑状态
0
0
0
1
1
0
1
1
表4-774LS148输入输出状态
控制
十进制数字信号输入
二进制数码输出
状态输出
I0
I1
I2
I3
I4
I5
I6
I7
A2
A1
A0
GS
EO
1
X
X
X
X
X
X
X
X
0
1
1
1
1
1
1
1
1
0
X
X
X
X
X
X
X
0
0
X
X
X
X
X
X
0
1
0
X
X
X
X
X
0
1
1
0
X
X
X
X
0
1
1
1
0
X
X
X
0
1
1
1
1
0
X
X
0
1
1
1
1
1
0
X
0
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
注:
X为任意状态
表4-874HC138输入输出状态
使能输入
数据输入
译码输出
E3
A2
A1
A0
1
X
X
X
X
X
X
1
X
X
X
X
X
X
0
X
X
X
0
0
1
0
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
1
1
0
0
1
1
0
0
0
0
1
1
0
1
0
0
1
1
1
0
0
0
1
1
1
1
注:
X为任意状态
表4-974HC153输入输出状态
选择输入
数据输入
输出使能输入
输出
S1
S0
1I0
1I1
1I2
1I3
1Y
X
X
X
X
X
X
1
0
0
0
X
X
X
0
0
0
1
X
X
X
0
1
0
X
0
X
X
0
1
0
X
1
X
X
0
0
1
X
X
0
X
0
0
1
X
X
1
X
0
1
1
X
X
X
0
0
1
1
X
X
X
1
0
注:
X为任意状态
表4-1074HC85输入输出状态
比较输入
级联输入
输出
A3
A2
A1
A0
B3
B2
B0
B1
IA>B
IA=B
IA
A>B
A=B
A
1
X
X
X
0
X
X
X
X
X
X
0
X
X
X
1
X
X
X
X
X
X
1
1
X
X
1
0
X
X
X
X
X
0
0
X
X
0
1
X
X
X
X
X
1
0
1
X
1
0
0
X
X
X
X
0
0
0
X
0
0
1
X
X
X
X
1
1
0
1
1
1
0
0
X
X
X
0
0
1
0
0
0
1
1
X
X
X
1
1
0
1
1
1
0
1
0
0
0
0
1
0
0
0
1
0
0
0
0
1
1
1
0
1
1
1
0
1
1
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
1
0
0
1
注:
X为任意状态
表4-1174HC283输入输出状态
进位输入
4位加数输入
4位被加数输入
输出加法结果和进位
Cin
A4
A3
A2
A1
B4
B3
B2
B1
Cout
S4
S3
S2
S1
0
0
0
0
0
0
1
1
0
1
1
1
1
1
1
1
1
1
0
0
1
1
1
0
0
1
0
1
0
1
0
0
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
0
0
0
0
1
1
1
0
1
0
0
1
1
0
0
1
表4-1274HC4511输入输出状态
使能输入
数据输入
译码输出
LE
D
C
B
A
a
b
c
d
e
f
g
0
X
X
X
X
X
X
1
0
X
X
X
X
X
1
1
0
0
0
0
0
1
1
0
0
0
0
1
1
1
0
0
0
1
0
1
1
0
0
0
1
1
1
1
0
0
1
0
0
1
1
0
0
1
0
1
1
1
0
0
1
1
0
1
1
0
0
1
1
1
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
1
0
1
0
1
0
1
1
0
1
0
1
1
1
1
0
1
1
0
0
1
1
0
1
1
0
1
1
1
0
1
1
1
0
1
1
0
1
1
1
1
注:
X为任意状态
表4-1374HC74输入输出状态
输入
输出
置位输入
复位输入
CP
D
1Q
0
1
X
X
1
0
X
X
1
1
↑
0
1
1
↑
1
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
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部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 基于 Libero 数字 逻辑设计 仿真 验证 实验 报告 12 详解