2FSK数字信号频带传输系统的设计和建模论文.docx
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2FSK数字信号频带传输系统的设计和建模论文
1课设设计要求
1.1题目的意义
数字调制技术是现代通信的一个重要内容,在数字通信系统中由于数字信号具有丰富的低频成份,不宜进行无线传输或长距离电缆传输,因而需要将基带信号进行数字调制(Digital Modulation)。
数字调制同时也是数字信号频分复用的基本技术。
数字调制与模拟调制都属于正弦波调制,但是,数字调制是调制信号为数字型的正弦波调制,因而数字调制具有自身的特点一般说来数字调制技术分为两种类型:
一是把数字基带信号当作模拟信号的特殊情况来处理;二是利用数字信号的离散取值去键控载波,从而实现数字调制。
后一种方法通常称为键控法。
例如可以对载波的振幅、频率及相位进行键控,便可获得振幅键控
(ASK)、移频键控(FSK)、相移键控(PSK)等调制方式。
移频键控(FSK)是数字信息传输中使用较早的一种调制形式,它由于其抗干扰及衰落性较好且技术容易实现,因而在集散式工业控制系统中被广泛采用。
以往的键控移频调制解调器采用“定功能集成电路+连线”式设计;集成块多,连线复杂,容易出错,且体积较大,本设计采用Lattice公司的FPGA芯片,有效地缩小了系统的体积,降低了成本,增加了可靠性,同时系统采用VHDL语言进行设计,具有良好的可移植性及产品升级的系统性。
1.2设计要求
1.了解了FSK信号的基本概念后,利用Quartus II软件中的VHDL语言对2FSK频移键控系统就行调制、解调的程序设计。
2.程序设计运行成功后,在利用VHDL语言对FSK频移键控系统进行调制、解调的波形仿真。
3.最后通过VHDL语言制作出FSK频移键控系统调制、解调的电路图。
2FSK设计原理和方案
2.1 FSK的调制
频移键控即FSK(Frequency-Shift Keying)数字信号对载波频率调制,主要通过数字基带信号控制载波信号的频率来来传递数字信息。
在二进制情况下,“1”对应于载波频率,“0”对应载波频率,但是它们的振幅和初始相位不变化。
FSK信号产生的两种方法:
2.1.1直接调频法
用二进制基带矩形脉冲信号去调制一个调频器,使其输出两个不同频率的码元。
一般采用的控制方法是:
当基带信号为正时(相当于“1”码),改变振荡器谐振回路的参数(电容或者电感数值),使振荡器的振荡频率提高(设为f1);当基带信号为负时(相当于“0”码),改变振荡器谐振回路的参数(电容或者电感数值),使振荡器的振荡频率降低(设为f2);从而实现了调频。
这种方法产生的调频信号是相位连续的,虽然实现方法简单,但频率稳定度不高,同时频率转换速度不能做得太快,但是其优点是由调频器所产生的FSK信号在相邻码元之间的相位是连续的。
2.1.2频率键控法
频率键控法也称频率选择法。
它有两个独立的振荡器,数字基带信号控制转换开关,选择不同频率的高频振荡信号实现FSK调制。
图2.1频率键控原理框图
键控法产生的FSK信号频率稳定度可以做得很高并且没有过渡频率,它的转速度快,波形好。
频率键控法在转换开关发生转换的瞬间,两个高频振荡的输出电压通常不可能相等,于是uFSK(t)信号在基带信息变换时电压会发生跳变,这种现象也称为相位不连续,这是频率键控特有的情况。
2.1.3 基于FPGA的FSK调制方案
图2.2FSK调制方框图
2.2 FSK的解调
数字频率键控(FSK)信号常用的解调方法有很多种如:
2.2.1 同步(相干)解调法
在同步解调器中,有上、下两个支路,输入的FSK信号经过1和2两个带通滤波器后变成了上、下两路ASK信号,之后其解调原理与ASK类似,但判决需对上、下两支路比较来进行。
假设上支路低通滤波器输出为1x,下支路低通滤波器输出为2x,则判决准则是:
大于0,判别输出f1信号;小于0,判别输出f2信号。
图2.3相干解调法原理框图
接收信号经过并联的两路带通滤波器进行滤波与本地相干载波相乘和包络检波后,进行抽样判决,判决的准则是比较两路信号包络的大小。
假设上支路低通滤波器输出为t1cos,下支路低通滤波器输出为t2cos,则判决准则是:
如果上支的信号包络较大,则判决为“1”;反之,判决为收到为“0”。
2.2.2 FSK滤波非相干解调法
输入的FSK中频信号分别经过中心频为、的带通滤波器,然后分别经过包络检波,包络检波的输出在t=kTb时抽样(其中k为整数),并且将这些值进行比较。
根据包络检波器输出的大小,比较器判决数据比特是1还是0。
图2.4非相干解调法原理框图
2.2.3 基于FPGA的FSK解调方案
图2.5FSK解调方框图
3 FSK设计的程序与仿真
3.1 FSK基于HDL语言调制
3.1.1 FSK调制程序
文件名:
Q_5
--功能:
基于VHDL硬件描述语言,对基带信号进行FSK调制
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYQ_5IS
PORT(CLK:
INSTD_LOGIC;--系统时钟
START:
INSTD_LOGIC;--开始调制信号
X:
INSTD_LOGIC;--基带信号
Y:
OUTSTD_LOGIC);--调制信号
ENDQ_5;
ARCHITECTUREBEHAVOFQ_5IS
SIGNALQ1:
INTEGERRANGE0TO11;--载波信号F1的分频计数器
SIGNALQ2:
INTEGERRANGE0TO3;--载波信号F2的分频计数器
SIGNALF1,F2:
STD_LOGIC;--载波信号F1,F2
BEGIN
PROCESS(CLK)--产生载波F1
BEGIN
IF(CLK'EVENTANDCLK='1')THEN
IFSTART='0'THEN
Q1<=0;
ELSIFQ1<=5THENF1<='1';Q1<=Q1+1;--改变Q1可以改变载波F1的占空比
ELSIFQ1<=10THENF1<='0';Q1<=Q1+1;
ELSIFQ1=11THENF1<='0';Q1<=0;
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS(CLK)--产生载波F2
BEGIN
IF(CLK'EVENTANDCLK='1')THEN
IFSTART='0'THENQ2<=0;
ELSIFQ2<=1THENF2<='0';Q2<=Q2+1;
ELSIFQ2=2THENF2<='1';Q2<=Q2+1;
ELSIFQ2=3THENF2<='1';Q2<=0;
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS(CLK,X)--此进程完成对基带信号的FSK调制
BEGIN
IF(CLK'EVENTANDCLK='1')THEN
IFX='1'THENY<=F1;--X='1'时,输出F1
ELSEY<=F2;--X='0'时,输出F2
ENDIF;
ENDIF;
ENDPROCESS;
ENDBEHAV;
3.1.2 FSK调制仿真
工程编译通过后,必须对其功能和时序性能进行仿真测试,以验证设计结果是否满足设计要求。
整个时序仿真测试流程一般有建立波形文件、输入信号节点、设置波形参数、编辑输入信号、波形文件存盘、运行仿真器和分析方针波形等步骤。
以FSK调制的输出作为FSK解调的输入。
一、FSK调制波形仿真
(1)建立仿真测试波形文件。
选择Quartus II主窗口的File菜单的New选项,在弹出的文件类型编辑对话框中,选择Other Files中的Vector Weaveform File项,单击OK按钮,即出现波形文件编辑窗口。
(2)设置仿真时间区域。
对于时序仿真测试来说,将仿真时间设置在一个合理的时间区域内是十分必要的,通常设置的时间区域将视具体的设计项目而定。
设计中整个仿真时间区域设为6us、时间轴周期为40ns,其设置步骤是在Edit
菜单中选择End Time,在弹出的窗口中Time处填入6,单位选择us,同理在Gride Size中Time period输入40ns,单击OK按钮,设置结束。
(3)输入工程信号节点选择View菜单中的Utility Windows项的Node Finder,即可弹出如图4.2.1所示的对话框,在此对话框Filter项中选择Pins:
all&Registers:
Post-fitting,然后单击List按钮,于是在下方的Nodes Found窗口中出现设计中的PL_FSK2工程的所有端口的引脚名。
用鼠标将时钟信号节点
CLK、START、X、Y、q、m和xx分别拖到波形编辑窗口,此后关闭Nodes Found窗口即可。
图3.1FSK调制仿真缩小图
图3.2FSK调制仿真放大图
3.1.3FSK调制电路
图3.3FSK调制电路图
Quartus II可实现硬件描述语言或网表文件(VHDL、Verilog、BDF、TDF、EDIF、VQM)对应的RTL电路图的生成。
其方法为:
选择Tools︱RTL Viewer,可以打开PL_FSK2工程个层次的RTL电路图,双击图形中有关模块,或选择左
侧各项,可了解个层次的电路结构。
3.2 FSK基于VHDL语言解调
3.2.1 FSK解调程序
文件名:
FSKJT
--功能:
基于VHDL硬件描述语言,对基带信号进行FSK解调
libraryieee;
useieee.std_logic_arith.all;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityQ_6is
port(CLK2:
INSTD_LOGIC;
START2:
INSTD_LOGIC;
X2:
INSTD_LOGIC;
Y2:
OUTSTD_LOGIC);--基带信号
endQ_6;
architecturebehavofQ_6is
signalq:
integerrange0to11;--计数器
signalxx:
std_logic;--寄存x信号
signalm:
integerrange0to5;--计xx的脉冲数
begin
process(CLK2)--对系统时钟进行q分频,
begin
ifCLK2'eventandCLK2='1'thenxx<=X2;--clk上升沿时,把x信号赋给xx
ifSTART2='0'thenq<=0;--if语句完成q的循环计数
elsifq=11thenq<=0;
elseq<=q+1;
endif;
endif;
endprocess;
process(xx,q)--此进程完成FSK解调
begin
ifq=11thenm<=0;--m计数器清零
elsifq=10then
ifm<=2thenY2<='0';--if语句通过对m大小,来判决y输出的电平
elseY2<='1';
endif;
elsifxx'eventandxx='1'thenm<=m+1;--计xx信号的脉冲个数
endif;
endprocess;
endbehav;
3.2.2FSK解调仿真
图3.4FSK解调仿真放大图
图3.5FSK解调仿真缩小图
3.2.3FSK解调电路
图3.6FSK解调电路
4心得体会
通过这次课程设计,加强了我们动手、思考和解决问题的能力。
我觉得做课程设计同时也是对课本知识的巩固和加强,由于课本上的知识太多,平时课间的学习并不能很好的理解和运用所学知识,而且考试内容有限,所以在这次课程设计过程中,我们有了实践的机会。
平时看课本时,有时问题老是弄不懂,做完课程设计,那些问题就迎刃而解了。
而且还可以记住很多东西。
在设计的过程中遇到问题,可以说得是困难重重,同时在设计的过程中发现了自己的不足之处,对以前所学过的知识理解得不够深刻,掌握得不够牢固。
此次课程设计,学到了很多课内学不到的东西,比如独立思考解决问题,出现差错的随机应变。
在如今单一的理论学习中,很少有机会能有实践的机会,通过这次课程设计使我懂得了理论与实际相结合是很重要的,只有理论知识是远远不够的,只有把所学的理论知识与实践相结合起来,从理论中得出结论,才能真正提高自己的实际动手能力和独立思考的能力。
对我们而言,知识上的收获重要,精神上的丰收更加可喜。
挫折是一份财富,经历是一份拥有。
认识来源于实践,实践是认识的动力和最终目的,实践是检验真理的唯一标准。
参考文献
[1] 樊昌信等.通信原理(第五版).北京:
国防工业出版社.2001
[2] 刘昌华.数字逻辑EDA设计与实践. 北京:
国防工业出版社.2006
[3] 董在望.通信原理.北京:
高等教育出版社.2002
[4] 王小军.VHDL简明教程. 北京:
清华大学出版社.1997
[5] 潘松.黄继业.EDA技术实用教程.北京:
科学出版社.2005
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