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EDA练习题.docx
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EDA练习题
第一章
一、填空题
1、目前,应用最为广泛的可编程逻辑器件是CPLD和FPGA。
2、第三方EDA工具中,逻辑综合性能最好的是Synplify,仿真功能最强大的是ModelSim。
3、数据处理子系统主要由存储器、运算器、数据选择器等功能电路组成.
4、数字系统设计的方法有模块设计法、自顶向下设计法和自底向上设计法等。
5、VHDL工程设计流程主要包括设计系统任务分析,确定逻辑算法,确立系统及子系统模型,系统(或模块)逻辑描述,逻辑电路级设计及系统仿真,系统的物理实现等步骤。
二、选择题
1、CPLD/FPGA最显著的特点不包括(B)。
A.高集成度B。
可移植性C.高速度D.高可靠性
2、下列硬件描述语言中成为IEEE标准的是(A)。
A。
VHDLB。
ABELC.SystemVerilogD.SystemC
3、数字系统设计的全过程不包括(D).
A.系统级B。
电路级C。
物理级D。
RTL级
4、将VHDL程序直接送入VHDL仿真器,只根据VHDL的语义对VHDL所描述的内容进行仿真,这种仿真方式称为(A)。
A。
行为仿真B。
功能仿真C.时序仿真D.门级仿真
5、可以将VHDL程序设计进行编译、优化、转换和综合后得到VHDL网表文件(C)。
A.编译器B.仿真器C。
综合器D.适配器
练习二
一、填空题
1、最早颁布的VHDL的标准版本是IEEE—1076。
2、VHDL采用相对独立设计系统,因此对工程师对硬件电路知识了解程度的要求不高。
3、VHDL的程序结构特点是将一项设计实体分成内部和外部.
4、在数字电路中,普通的TTL门或CMOS门只有两个状态,即0和1
5、符号<=的含义是传值。
二、选择题
1、下列硬件描述语言中最适合于描述门级电路的是(C)。
A.VHDLB。
VerilogHDLC.ABELD.AHDL
2、综合时,VHDL源程序不需要依次下面哪个层次的转化(B)。
A。
行为级B.系统级C。
RTL级D.门级
3、受支持程度最高的硬件描述语言是(A).
A.VHDLB.ABELC。
AHDLD。
SystemVerilog
4、三态门的输出状态不包括(D).
A.逻辑0B.逻辑1C。
高阻态D。
低阻态
5、下列哪个不是一个可综合的VHDL描述的最基本的逻辑结构中最不可缺少的三个部分(C)。
A.标准库说明B。
实体C.配置D。
结构体
练习三
一、填空题
1、实体主要用于描述实体与外部电路的接口。
2、类属参量以关键词GENERIC引导一个类属参量表.
3、VHDL语言中的库分为IEEE库和STD库两类。
4、STD库包含了符合VHDL语言标准的两个标准程序包:
STANDARDTEXTIO
5默认配置格式选择不包含块语句、元件的模块的构造体。
二、选择题
1、用于存放各个设计模块共享的数据类型、常数和子程序等(A)。
A.程序包B。
库C.配置语句D。
实体
2、结构体的描述方式不包括(C)。
A.行为描述B.数据流描述C。
RTL描述D.结构化描述
3、IEEE标准程序包不包括(D)。
A.STD_LOGIC_1164B.NUMERIC_BIT
C.NUMERIC_STDD。
TEXTIO
4、用于描述设计实体的内部构造及实体端口间的逻辑关系(B)。
A。
结构体B.实体C。
进程D.子程序
5、VHDL的子程序类型有(B)。
A。
进程B。
过程和函数C.配置D。
程序包
练习四
一、填空题
1、VHDL语言文字主要包括.数值标识符。
2、数字系统设计中,常用的数据对象有常量变量信号。
3VHDL语言的数据类型包括标量型复合类型存取类型文件类型.
4、VHDL语言中预定义的整数范围为—2147483647~+2147483647
5、VHDL允许定义两种不同类型的数组,即限定性数组非限定性数组
二、选择题
1、VHDL语言数值型文字不包括(C)。
A.数字型B。
字符串型C。
整型D。
位串型
2、VHDL实数型文字表达正确的是(B)。
A.159E5B.34.633C。
8#175#D.50pf
3、信号在中不能定义,只能使用(D)。
A。
程序包B。
实体C.结构体D.子程序
4、能够将标准逻辑位矢量类型转换成位矢量类型的转换函数是(C).
A。
TO_BITVECTORB.TO_STDLOGICVECTOR
C.TO_STDLOGICD.TO_BIT
5、VHDL语言的4类操作符中,哪个不完全是逻辑和算数操作的最基本的操作符的单元(D)。
A.逻辑操作符B。
关系操作符C。
算术操作符D.重载操作符
练习五
一、填空题
1、从执行顺序上划分,VHDL语言可以分为顺序语句并行语句两大类.
2、VHDL赋值语句由赋值目标赋值符号赋值源三个基本部分组成。
3、VHDL语言中的进程在运行时只存在两种状态:
等待执行
4、子程序的结构包括子程序首子程序体5、REPORT子句的默认输出字符SEVERITY子句的默认输出是错误等级。
二、选择题
1、下列语句中不属于流程控制语句的是(B)。
A。
IF语句B.ASSERT语句C.LOOP语句D.EXIT语句
2、IF语句的条件表达式中只能是(A)。
A.关系运算操作和逻辑运算操作的组合
B.关系运算操作和算术运算操作的组合
C.算术运算操作和逻辑运算操作的组合
D.逻辑运算操作和重载运算操作的组合
3、当前面所有条件句中的选择值未能完整覆盖CASE语句中表达式的取值时,最末一个条件句中必须使用关键字(A)。
A。
OTHERSB。
EXITC。
NULLD.REPORT
4、LOOP循环语句的三种表达方式不包括(C)。
A。
单个LOOP语句B。
FOR_LOOP语句
C.UNTIL_LOOP语句D。
WHILE_LOOP语句
5、在仿真时出现致命错误而必须立即停止的错误等级是(D)。
A.ERRORB。
WARNINGC.NOTED.FAILURE
练习六
一、填空题
1、PROCESS语句主要由进程说明部分顺序描述语句敏感信号参数表三部分组成。
2.CASE语句只能顺序语句使用而选择信号赋值语句可用并行语句.
3、元件例化语句中的接口表达式有名字关联方式和位置关联式两种方式。
4、设计从外部端口改变元件内部参数或结构规模的元件可以使用元件例化语句语句。
生成语句有两种不同的语句格式,分别为FOR语句结构和IF语句结构。
二、选择题
1、下列语句中,不属于并行语句的是(D)。
A.PROCESSB。
PORTMAPC。
GENERATED。
CASE
2、进程说明部分不允许定义(D)。
A.数据类型B.属性C。
子程序D。
信号
3、在一个使用了敏感表的进程中不能含有以下哪个语句(A)。
A.WAITB.LOOPC.CASED。
NEXT
4、表示端口映射的关键字是(B).
A。
GENERICMAPB。
PORTMAP
C.GENERATED.COMPONENT
5、生成语句的组成部分中,在某些情况下不是必须的是(C)。
A.生成方式B.说明部分C。
标号D。
并行语句
编程题
1、分别使用Process语句、when—else语句和case-when语句完成3—8译码器的设计。
一、
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE。
STD_LOGIC_UNSIGNED。
ALL;
ENTITYDECODERIS
PORT(A,B,C:
INSTD_LOGIC;
Y:
OUTBIT_VECTOR(7DOWNTO0));
ENDENTITYDECODER;
ARCHITECTUREART1OFDECODERIS
SIGNALSR:
STD_LOGIC_VECTOR(2DOWNTO0);
BEGIN
SR<=C&B&A;
Y<="00000001”SLL(CONV_INTEGER(SR));
ENDARCHITECTUREART1;
-—Process语句
ARCHITECTUREART2OFDECODERIS
SIGNALSR:
STD_LOGIC_VECTOR(2DOWNTO0);
BEGIN
SR〈=C&B&A;
PROCESS(SR)IS
BEGIN
Y〈=(OTHERS=>’1’);
Y(CONV_INTEGER(SR))<='1’;
ENDPROCESS;
ENDARCHITECTUREART2;
—-when-else语句
ARCHITECTUREART3OFDECODERIS
SIGNALSR:
STD_LOGIC_VECTOR(2DOWNTO0);
BEGIN
SR〈=C&B&A;
Y(0)<=’1’WHENSR=”000”ELSE‘0’;
Y
(1)〈=’1’WHENSR="001”ELSE‘0’;
Y
(2)<='1’WHENSR=”010”ELSE‘0’;
Y(3)〈=’1’WHENSR=”011"ELSE‘0';
Y(4)〈=’1'WHENSR=”100”ELSE‘0’;
Y(5)<=’1’WHENSR="101"ELSE‘0’;
Y(6)<=’1'WHENSR="110"ELSE‘0’;
Y(7)〈=’1’WHENSR=”111”ELSE‘0';
ENDARCHITECTUREART3;
-—case-when语句
ARCHITECTUREART4OFDECODERIS
SIGNALSR:
STD_LOGIC_VECTOR(2DOWNTO0);
BEGIN
SR〈=C&B&A;
PROCESS(SR)IS
BEGIN
CASESRIS
WHEN“000”=〉Y〈="00000001";
WHEN“001”=〉Y<=”00000010”;
WHEN“010”=>Y<=”00000100”;
WHEN“011”=〉Y<=”00001000”;
WHEN“100”=>Y〈="00010000”;
WHEN“101”=>Y<=”00100000";
WHEN“110”=〉Y〈=”01000000”;
WHEN“111”=〉Y<=”10000000";
WHENOTHERS=>Y〈=”00000000”;
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART4;
2、设计一个16位减法器,要求由4个并行进位的4位减法器串接而成。
二、
LIBRARYIEEE;
USEIEEE。
STD_LOGIC_1164.ALL;
USEIEEE。
STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT16IS
PORT(CLR:
INSTD_LOGIC;
DIN1,DIN2,DIN3,DIN4:
INSTD_LOGIC_VECTOR(3DOWNTO0);
CNT1,CNT2,CNT3,CNT4:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDENTITYCNT10;
ARCHITECTUREARTOFCNT16IS
BEGIN
PROCESS(DIN1,DIN2,DIN3,DIN4,CLR)IS
BEGIN
IF(CLR=’1'AND(DIN1='0000’ANDDIN2='0000'ANDDIN3='0000'ANDDIN4='0000’))THEN
{CNT1〈=’1111’;
CNT2<='1111’;
CNT3〈='1111’;
CNT4<='1111’};
ELSEIF(DIN4〉’0000')
{CNT1<=DIN1;
CNT2<=DIN2;
CNT3〈=DIN3;
CNT4<=DIN4-1};
ELSEIF(DIN4=’0000’ANDDIN3>'0000’)
{CNT1<=DIN1;
CNT2〈=DIN2;
CNT3〈=DIN3—1;
CNT4〈=’1111’};
ELSEIF(DIN4=’0000’ANDDIN3=’0000’ANDDIN2〉’0000’)
{CNT1〈=DIN1;
CNT2〈=DIN2-1;
CNT3<=’1111’;
CNT4〈=’1111’};
ELSEIF(DIN4='0000'ANDDIN3=’0000’ANDDIN2=’0000’ANDDIN3〉’0000’)
{CNT1<=DIN1-1;
CNT2<=’1111’;
CNT3<=’1111’;
CNT4<='1111’};
ENDIF;
ENDPROCESS;
ENDARCHITECTUREART;
3)〈='1’WHENSR=”011”ELSE‘0’;
Y(4)〈='1’WHENSR=”100”ELSE‘0';
Y(5)〈=’1’WHENSR=”101”ELSE‘0';
Y(6)<=’1’WHENSR="110”ELSE‘0';
Y(7)<='1’WHENSR=”111"ELSE‘0’;
ENDARCHITECTUREART3;
—-case—when语句
ARCHITECTUREART4OFDECODERIS
SIGNALSR:
STD_LOGIC_VECTOR(2DOWNTO0);
BEGIN
SR〈=C&B&A;
PROCESS(SR)IS
BEGIN
CASESRIS
WHEN“000”=〉Y<=”00000001”;
WHEN“001”=〉Y〈=”00000010”;
WHEN“010"=>Y〈=”00000100”;
WHEN“011”=〉Y〈="00001000";
WHEN“100"=>Y<=”00010000”;
WHEN“101”=>Y〈=”00100000”;
WHEN“110"=〉Y〈="01000000";
WHEN“111”=〉Y<=”10000000";
WHENOTHERS=>Y<=”00000000”;
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART4;
二、
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164。
ALL;
USEIEEE。
STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED。
ALL;
ENTITYCNT16IS
PORT(CLR:
INSTD_LOGIC;
DIN1,DIN2,DIN3,DIN4:
INSTD_LOGIC_VECTOR(3DOWNTO0);
CNT1,CNT2,CNT3,CNT4:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDENTITYCNT10;
ARCHITECTUREARTOFCNT16IS
BEGIN
PROCESS(DIN1,DIN2,DIN3,DIN4,CLR)IS
BEGIN
IF(CLR=’1’AND(DIN1='0000’ANDDIN2='0000’ANDDIN3=’0000'ANDDIN4=’0000’))THEN
{CNT1〈=’1111’;
CNT2<=’1111’;
CNT3<=’1111’;
CNT4<='1111’};
ELSEIF(DIN4>’0000’)
{CNT1<=DIN1;
CNT2<=DIN2;
CNT3〈=DIN3;
CNT4〈=DIN4-1};
ELSEIF(DIN4=’0000’ANDDIN3〉’0000’)
{CNT1〈=DIN1;
CNT2<=DIN2;
CNT3〈=DIN3-1;
CNT4<=’1111’};
ELSEIF(DIN4=’0000’ANDDIN3=’0000’ANDDIN2>'0000')
{CNT1〈=DIN1;
CNT2<=DIN2—1;
CNT3〈=’1111';
CNT4〈=’1111’};
ELSEIF(DIN4=’0000'ANDDIN3='0000'ANDDIN2=’0000’ANDDIN3〉’0000')
{CNT1〈=DIN1-1;
CNT2〈=’1111’;
CNT3<=’1111’;
CNT4<='1111’};
ENDIF;
ENDPROCESS;
ENDARCHITECTUREART;
3)〈=’1’WHENSR=”011”ELSE‘0';
Y(4)<=’1’WHENSR=”100”ELSE‘0';
Y(5)〈=’1’WHENSR="101"ELSE‘0’;
Y(6)〈=’1’WHENSR=”110”ELSE‘0’;
Y(7)<='1’WHENSR=”111”ELSE‘0’;
ENDARCHITECTUREART3;
—-case—when语句
ARCHITECTUREART4OFDECODERIS
SIGNALSR:
STD_LOGIC_VECTOR(2DOWNTO0);
BEGIN
SR<=C&B&A;
PROCESS(SR)IS
BEGIN
CASESRIS
WHEN“000"=>Y〈=”00000001”;
WHEN“001”=>Y〈=”00000010";
WHEN“010”=>Y<=”00000100”;
WHEN“011"=>Y〈=”00001000";
WHEN“100”=>Y<="00010000”;
WHEN“101”=>Y〈=”00100000”;
WHEN“110"=〉Y<=”01000000";
WHEN“111”=>Y<=”10000000”;
WHENOTHERS=>Y〈="00000000”;
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART4;
二、
LIBRARYIEEE;
USEIEEE。
STD_LOGIC_1164.ALL;
USEIEEE。
STD_LOGIC_ARITH。
ALL;
USEIEEE。
STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT16IS
PORT(CLR:
INSTD_LOGIC;
DIN1,DIN2,DIN3,DIN4:
INSTD_LOGIC_VECTOR(3DOWNTO0);
CNT1,CNT2,CNT3,CNT4:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDENTITYCNT10;
ARCHITECTURE
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