毕业论文基于veriloghdl万年历说明书.docx
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毕业论文基于veriloghdl万年历说明书
基于VerilogHDL的万年历
设计与总结报告
题目名称:
基于VerilogHDL的万年历研究设计
报告人:
院系/年级/专业:
指导教师:
制作日期:
基于VerilogHDL的万年历
摘要
基于VerilogHDL的万年历设计,主要完成的任务是使用Verilog
语言,在Quartus2上完成电路设计,程序开发模拟,基于功能是能够显示/修改年月日时分秒。
电路设计模块:
分频、控制、时间显示调整、时分秒、年月日、显示控制、译码器。
各个模块完成不同的任务,合在一起就构成了万年历电路设计。
软件模拟直接在Quartus2上进行。
随着科学技术的发展,时间观念越来越重,但是老式的钟表以及日历等时间显示工具已不合时宜。
对此,数字钟表的设计有了用武之地。
基于Verilog的万年历设计,采用软件开发模拟,开发成本低,而且在功能设计上有了很大的灵活度。
同时,该设计的精度远远超过钟表,并且不需要维修。
综上所述,本设计具有设计方便、功能多样、电路简洁、成本低廉等优点。
符合社会发展趋势,前景广阔。
关键词:
万年历,VerilogHDL,Quartus2
BasedonthedesignofthecalendarVerilogHDLcircuitAbstract
ThecalendarbasedonFPGAdesign,themaintaskistouseeVriloglanguage,intheQuartus2completecircuitdesignmoduleisdividedintoseveralmodules:
pointfrequency,controlandtimedisplayadjustment,arc,date,display,whencontrol,decoder.Eachmodulecompletedifferenttasks,togethertheyformacalendarsystemcircuitdesign.SoftwaresimulationondirectlyinQuartus2.
Withthedevelopmentoftechnologyandscience,theconceptoftimeismoreandmoreheavey,butold-fashionedclockandcalendaretctimedisplaytoolsarenotverygood.
Keywords:
Calendar,VerilogHDL,Quartus2
摘要..1
Abstract.2
第一章万年历发展介绍及VerilogHDL简介3
1.1万年历的发展..3
1.2VerilogHDL简介4
第二章设计原理..5
2.1组成模块..6
2.2系统设计图..7
第三章各功能模块介绍8
第四章模拟仿真11
4.1年月日仿真12
4.2时分秒仿真13
总结结论14
参考文献15
第一章万年历的发展介绍及VerilogHDL简介
1.1万年历的发展
钟表、日历等的数字化大大方便了我们的日常生活,同时大大扩展了
其功能,而这些功能的实现,均以钟表的数字化为基础的。
因此,研究数字化钟表以及扩大其应用,有现实意义。
此次设计与制作数字万年历就是为了了解数字钟的原理,从而学会制
作。
通过它也可以进一步学习掌握各种逻辑电路与时序电路的原理与使用方法。
1.2VerilogHDL简介
VerilogHDL是一种硬件描述语言(HDL:
HardwareDiscription
Language),是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。
VerilogHDL和VHDL是目前世界上最流
行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。
前者由GatewayDesignAutomation公司(该公司于1989年被Cadenee公司收购)开发。
两种HDL均为IEEE标准。
2.1组成模块
根据一般EDA实验设备的输入/输出接口的容限,本设计采用8只七段数码管分时完成时、分、秒或年、月、日的显示。
设计电路的计时器模块用于完成一天中的24小时计时;年月日模块接受计时器模块送来的“天”脉冲进行计数,得到日、月、年的显示结果;控制
模块产生控制信号k,控制数码显示器显示年、月、日,还有显示时、分、秒,或是自动轮流显示;校时选择模块在k信号的控制下,选择将j1、j2和j3这3个校时按钮产生的信号是送到计时器模块的校秒、校分和校时的输入端,还是送到年月日模块的校天、校月和校年输入端;显示选择模块在k信号的控制下,选择是将计时器模块的时、分、秒状态信号,还是将年月日模块的年、月、日信号送到数码显示器显示。
2.2系统设计图
迅亍控制彳黑块
系统流程图
功能设计图
第三章各功能模块介绍
1•年月日模块设计
基于VerilongHDL的年月日模块设计的源程序nyr2009.v如下:
modulenyr2009(clrn,clk,qn,qy,qr);
inputclrn,clk;
output[15:
0]qn;
output[7:
0]qy,qr;
reg[15:
0]qn;
reg[7:
0]qy,qr;
regclkn,clky;
reg[7:
0]date;
//初始化年脉冲//initialbeginclkn1=1;clkn2=1;clkn3=1;end
//初始化年.月.日时间
//initialbeginqn二'h2000;qy=1;qr=1;end
//日计数模块
always@(posedgeclkornegedgeclrn)
begin
if(~clrn)qr=1;
else
begin
if(qr==date)qr=1;
elseqr=qr+1;
if(qr[3:
0]=='ha)
begin
qr[3:
0]=0;qr[7:
4]=qr[7:
4]+1;
end
if(qr==date)clky=1;
elseclky=0;
end
end
//月计算模块
always@(posedgeclkyornegedgeclrn)
begin
if(~clrn)qy=1;
elsebegin
if(qy=='h12)qy=1;
elseqy=qy+1;
if(qy[3:
0]=='ha)begin
qy[3:
0]=0;qy[7:
4]=qy[7:
4]+1;end
if(qy=='h12)clkn=1;
elseclkn=1;end
end
//产生每月的天数
always
begin
case(qy)
'h01:
date='h31;
'h01:
begin
if((qn/4==0)&(qn/100!
==0)|(qn/400==0))date='h29;//整百的年份被400整除的,是闰年,其他如果不是整百的年份,直接被4整除的是闰年。
elsedate='h28;end
'h03:
date='h31;
'h04:
date='h30;
'h05:
date='h31;
'h06:
date='h30;
'h07:
date='h31;
'h08:
date='h31;
'h09:
date='h30;
'h10:
date='h31;
'h011:
date='h30
'h12:
date='h31;
default:
date='h30
endcase
end
//年计数模块
always@(posedgeclknornegedgeclrn)
begin
if(~clrn)qn[3:
0]=0;
elsebeginif(qn[3:
0]==9)qn[3:
0]=0;
elseqn[3:
0]=qn[3:
0]+1;
if(qn[3:
0]==9)clkn1=0;
elseclkn1=1;end
end
always@(posedgeclkn1ornegedgeclrn)
begin
if(~clrn)qn[7:
4]=0;
elsebeginif(qn[7:
4]==9)qn[7:
4]=0;
elseqn[7:
4]=qn[7:
4]+1;
if(qn[7:
4]==9)clkn2=0;
elseclkn2=1;end
end
always@(posedgeclkn2ornegedgeclrn)
begin
if(~clrn)qn[11:
8]=0;
elsebeginif(qn[11:
8]==9)qn[11:
8]=0;
elseqn[11:
8]=qn[11:
8]+1;
if(qn[7:
4]==9)clkn3=0;
elseclkn3=1;end
end
always@(posedgeclkn3ornegedgeclrn)
begin
if(~clrn)qn[15:
12]=2;
elseif(qn[15:
12]==9)qn[15:
12]=0;elseqn[15:
12]=qn[15:
12]+1;
end
endmodule
其中clrn是异步清除端,低电平有效;clk是时钟输入端,上升沿有效;qn[15..0]、qy[7..0]和qr[7..0]分别是年、月和日的状态输出端。
2.控制模块的设计
基于VerilongHDL的控制模块(contr)设计的源程序contr.v如下:
modulecontr(clk,k1,k2,k);
inputclk,k1,k2;
outputk;
regk;
reg[3:
0]qc;
regrc;
always@(posedgeclk)
beginqc=qc+1;
if(qc<8)rc=0;
elserc=1;
case({k1,k2})
0:
k=rc;
1:
k=0;
2:
k=1;
3:
k=rc;
endcase
end
endmodule
在控制模块中,使用了一个16分频电路,输出rc是周期为16秒得方波,即8秒高电平、8秒低电平,用于万年历的自动倒换的显示模式。
其中,clk是1秒时钟的输入端;k1和k2是控制输入端,当k1k2=00或11时自动显示模式,控制数码显示器用8秒钟时间显示
年、月、日,另外8秒钟时间显示时、分、秒;当
k1k2=01时,仅
控制显示时、分、秒;当k1k2=10时,仅显示年、
月、日;
k是控制
输入端。
3.校时选择模块的设计
基于VerilongHDL的校时选择模块设计的源程序
mux_4.v
如下:
modulemux_4(k,jm,jf,js,jr,jy,jn,j1,j2,j3);
inputk,j1,j2,j3;
outputjm,jf,js,jr,jy,jn;
regjm,jf,js,jr,jy,jn;
always@(korj1orj2orj3)
begin
if(k==0){jm,jf,js}={j1,j2,j3};
else{jr,jy,jn}={j1,j2,j3};
end
endmodule
k是控制输入端,当k=0时,控制将校时按钮j1,j2和j3的信号分别送到计时器模块的jm,jf,js;当k=1时,将校时按钮j1,j2和j3的信号分别送到年月日模块的,jr,jy,jn。
4.显示选择模块的设计
基于VerilongHDL的显示选择模块设计源程序mux_16.v如下:
modulemux_16(k,qm,qf,qs,qr,qy,qn,q);
inputk;
input[7:
0]qm,qf,qs,qr,qy;
input[15:
0]qn;
output[31:
0]q;
reg[31:
0]q;
always
begin
if(k==0)begin
q[31:
24]=0;
q[23:
0]={qs,qf,qm};end
elseq={qn,qy,qr};
end
endmodule
其中,k是控制输入端,当k=0时,控制将计时器模块送来的
qm[7:
0]、qf[7:
0]和qs[7:
0]状态信号送到数码显示器显示;当k=1时,将年月日模块送来的qr[7:
0]、qy[7:
0]和qn[15:
0]状态信号送到数码显
第四章模拟仿真
4.1年月日仿真
1
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4.2时分秒仿真
jrmrLrArmrmjmjTmnrLnrLn_m~L_-m_"L_rT_rL_rL_rL_nTLTLRnr^Tirn"n-rinjrnjinnnji
总结结论
通过此次设计研究,最终完成了万年历的设计与制作。
在设计过程中,我从各个模块的思路设计到实际程序编写,从点到面。
在出现与处理问题的过程中,不断提升自己处理细节问题的能力,最终达到了预期的效果。
而更重要的是通过系统设计这项项目,使我对于设计整体流程有了更加明晰的感受,对于今后的深入学习与应用奠定了基础。
在今后的学习中,我将继续加强EDA理论知识和Verilog语言的熟练掌握,争取更大的突破。
最后,感谢老师这学期的辛勤授课,您的敬业精神值得很多老师
和学生学习,通过一学期的课程学习也是我进步很多。
谢谢您唐老师!
附件:
本科生毕业设计(论文)管理规范
教务处
教育部办公厅关于加强普通高等学校毕业设计(论文)工作的通知1
毕业设计(论文)工作管理规程4
大学本科生毕业设计(论文)盲审抽检办法12
毕业设计说明书与毕业论文撰写的规范化要求14
大学毕业论文封面21
大学毕业设计(论文)任务书21
大学毕业设计(论文)开题报告32
大学届毕业设计(论文)答辩资格审查表34
大学届本科生在校外从事毕业设计(论文)登记表37
大学本科生毕业设计(论文)选题审批表38
大学毕业设计评阅人评审表39
大学毕业论文评阅人评审表40
评分标准41
毕业设计(论文)指导教师评审标准42
毕业设计(论文)评阅人评审标准43
毕业设计(论文)答辩评审标准43
大学毕业设计(论文)成绩单47
大学优秀毕业设计(论文)推荐汇总表48
届毕业设计(论文)工作总结49
毕业设计(论文)存档文件50
教育部办公厅关于加强普通高等学校
毕业设计(论文)工作的通知
教高厅〔2004〕14号
各省、自治区、直辖市教育厅(教委),新疆生产建设兵团教育局,有关部门(单位)教育司(局),部属各高等学校:
为了认真贯彻落实国务院批转的《2003-2007年教育振兴行动计划》,办好让人民满意的教育,切实把提高教育质量放在重中之重的位置,实现高等教育的持续健康发展,根据普通高等学校教学的实际情况和社会发展对人才培养工作的新要求,现就加强普通高等学校毕业设计(论文)工作有关要求通知如下:
一、要充分认识毕业设计(论文)环节的重要意义毕业设计(论文)是实现培养目标的重要教学环节。
毕业设计(论文)在培养大学生探求真理、强化社会意识、进行科学研究基本训练、提高综合实践能力与素质等方面,具有不可替代的作用,是教育与生产劳动和社会实践相结合的重要体现,是培养大学生的创新能力、实践能力和创业精神的重要实践环节。
同时,毕业设计(论文)的质量也是衡量教学水平,学生毕业与学位资格认证的重要依据。
各省级教育行政部门(主管部门)和各类普通高等学校都要充分认识这项工作的必要性和重要性,制定切实有效措施,认真处理好与就业工作等的关系,从时间安排、组织实施等方面切实加强和改进毕业设计(论文)环节的管理,决不能降低要求,更不能放任自流。
二、要加强毕业设计(论文)阶段的教学管理工作各类普通高等学校要进一步强化和完善毕业设计(论文)的规范化要求与管理,围绕选题、指导、中期检查、评阅、答辩等环节,制定明确的规范和标准。
毕业设计(论文)选题要切实做到与科学研究、技术开发、经济建设和社会发展紧密结合,要把一人一题作为选题工作的重要原则。
要根据不同专业学科特点和条件,研究建立有效的毕业设计(论文)质量管理模式和监控制度。
要重视研究和解决毕业设计(论文)工作中出现的新情况和新问题,积极采取措施,加大改革和工作力度,建立和完善校内外实习基地,高度重视毕业实习,不断提高毕业设计(论文)的整体水平。
三、要加强对毕业设计(论文)指导教师的管理工作
当前,要重视解决指导教师的数量和水平不适应毕业设计(论文)工作需要的问题。
要统筹教师队伍在毕业设计(论文)工作中的指导作用,确保指导教师数量的足额到位。
要通过建立制度和奖惩机制,从严治教,明确指导教师的职责,增强责任意识,使其集中精力完成毕业设计(论文)环节的各项教育教学任务。
提倡建立校内外指导教师相结合以校内教师为主体的指导教师队伍,加强在各类实践活动中对大学生综合能力的训练。
四、要加强毕业设计(论文)环节的学风建设
要通过各种途径和方式加强对学生的学风教育,使学生理解毕业实习、毕业设计(论文)的目的和意义,充分认识到做好毕业设计(论文)对自身思想品德、业务水平、工作能力和综合素质的提高具有深远的影响。
要建立严格的管理制度,倡导科学、求实、勇于创新、团结协作的优良学风,切实纠正毕业设计(论文)脱离实际的倾向,严肃处理弄虚作假、抄袭等不良行为。
五、高职高专学生的毕业设计要充分体现其职业性和岗位性高职高专学生的毕业设计要与所学专业及岗位需求紧密结合,可以采取岗前实践和毕业综合训练等形式,由学校教师与企业的专业技术人员共同指导,结合企业的生产实际选题,确定训练内容和任务要求。
时间应不少于半年。
对高职高专学生要加强毕业设计环节的规范管理,加强过程监控,严格考核,采取评阅、答辩、实际操作等形式,检查和验收毕业设计
成果。
六、要保证经费投入,努力改善毕业设计(论文)工作的基本条件
高等学校要通过多种形式和渠道加大对毕业设计(论文)工作的经费投入,采取切实措施改变当前对毕业设计(论文)工作投入不足的状况。
改善实习、实验及工作条件,为做好毕业设计(论文)工作创造良好的环境。
请各省级教育行政部门和有关主管部门加强对高等学校毕业设计(论文)工作的宏观管理和指导,认真研究和解决存在的实际问题,提出相应的政策措施。
要及时总结、宣传和推广先进经验,推动毕业设计(论文)工作质量的不断提高。
教育部将在适当时候开展专项检查,在今后的教学评估工作中也将加大对学校毕业设计(论文)环节的考察力度,并将其列为确定评估结论的关键指标。
请认真贯彻执行本通知精神,并将执行中的有关情况及时报告我部高等教育司。
教育部办公厅
二OO四年四月八日
毕业设计(论文)工作管理规程
毕业设计(论文)是本科生培养过程中重要的组成部分,是毕业前学生进行全面综合训练,培养学生综合素质、创新意识和创新能力的一个重要的实践性教学环节,是对学生知识、能力和素质的综合考核。
为了规范我校毕业设计(论文)工作,全面提高毕业设计(论文)质量,特制定本规程。
一、基本要求
毕业设计(论文)应从以下几方面培养学生的能力:
1、综合运用知识能力。
2、文献资料查阅应用能力。
3、研究方案的设计(实验)能力。
4、研究方法和手段(计算机等)的运用能力。
5、技术经济分析能力。
6、外文应用能力。
7、创新能力。
二、工作程序
1、确定题目
每年11月底前,各大学向学生公布下届毕业生课题方向和题目,并说明题目来源、内容、难易程度、工作量大小及所具备的条件等。
各大学可采取学生自选与分配相结合方法,使每位学生选定一个题目,要求一人一题。
2、指定指导教师
大学根据学生选题方向指定指导教师,指导教师确定后,安排指导教师与学生见面。
指导教师向学生下达毕业设计(论文)任务书,并提出具体要求。
毕业设计(论文)开始前,各大学必须进行毕业设计(论文)动员。
组织师生学习本管理规程,明确职责及要求,安排必要的指导培训和专题讲座。
指导教师一般由讲师以上职称的教师担任。
每名指导教师所指导的学生人数一般不超过8人。
特殊情况由各大学教大学长批准。
3、指导过程毕业设计(论文)过程中,教师的指导工作按前、中、后三阶段进行。
(1)前期:
指导教师检查学生毕业设计(论文)课题进行的必要条件是否具备、进度计划是否合理,审定学生拟定的论文提纲、开题报告或设计方案,并提出具体意见和建议。
了解学生毕业设计(论文)工作中存在的困难和问题,并采取必要、有效的措施解决存在问题。
(2)中期:
指导教师检查毕业设计(论文)工作进度和质量,对毕业设计(论文)初稿进行认真全面的审阅,提出修改意见。
指导教师按时进行答疑与指导,对每位学生的指导时间每周不少于2次,对那些达不到毕业设计(论文)要求的初稿,要帮助学生反复修改,直至达到要求为止。
(3)后期:
指导教师根据任务书及毕业设计(论文)规范化要求,检查学生完成工作任务的情况,组织对毕业设计(论文)文字材料、图纸的质量、实验数据及软、硬件成果的验收,全面审阅毕业设计(论文)的定稿,提出最后修改意见。
4、组织答辩及成绩评定
答辩前,各教大学着重对学生进行答辩资格审查。
每年6月上、中旬为毕业设计(论文)答辩时间,具体日期按校历表执行。
各大学应于答辩前1周向教务处报送本大学答辩委员会名单、答辩小组名单及答辩工作安排,同时在大学公布。
答辩前10天,学生上交毕业设计(论文)全部材料,由指导教师进行答辩资格审查,同时写出评语,交评阅人评阅。
评阅人将论文或设计中检查出的问题反馈给学生,学生在最后3天进行整理、修改,准备答辩。
答辩小组组织学生答辩,答辩结束后,毕业设计(论文)成绩经答辩委员会
审定。
5、评先、总结及资料保存答辩结束,学生将全部资料装订好后上交指导教师,由大学安排专人保存,保存期为10年。
答辩结束后一周内,各大学分别按学生总数的3%报送校级优秀毕业设计(论文)。
答辩结束后两周内,各大学上报本届毕业设计(论文)工作总结,总
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- 特殊限制:
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- 毕业论文 基于 veriloghdl 万年历 说明书