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vf练习题问答题
1、常用的数据模型有几种?
他们的主要特征是什么?
层次模型:
(1)有且仅有一个结点无父结点,这个结点即为树的根;
(2)其它结点有且仅有一个结点
网络模型:
(1)可以有一个以上的结点无父结点;
(2)至少有一个子结点有一个以上的父结点;(3)在两个结点之间有两个或两个以上的联系。
关系模型:
(1)表格中的每一列都是不可再分的基本属性;
(2)各列被指定一个相异的名字;(3)各行不允许重复;(4)行、列的次序无关。
2、什么是关系数据库?
其特点有哪些?
定义:
是建立在关系数据库模型基础上的数据库,借助于集合代数等概念和方法来处理数据库中的数据。
特点:
(1)采用人们习惯使用的表格作为基本数据结构,通过公共关键字段来实现不同二维表之间的数据联系
(2)一次查询仅用一条命令或语句,即可访问整个关系,因而查询效率比较高。
3、VFP有那几种变量?
各有什么特点?
字段变量;特点:
字段变量由汉字、字母、数字和下划线组成,必须以字母或汉字开头
字段变量在建立表结构时定义,修改表结构时可以重新定义。
内存变量;特点:
内存变量由汉字、字母、数字和下划线组成,必须以字母或下划线开头,不可与系统保留字相同。
内存变量名与字段变量名相同时,字段名优先于内存变量名,使用时可以在内存变量名前加上“M->”以示区别,但赋值时不能使用该前缀
系统内存变量;特点:
都以下划线开头,分别用于控制外部设备,屏幕输出格式或处理有关计算器、日历等方面的信息。
数组;特点:
一组变量的集合,这些变量的数据类型可以不同,每个数组元素都可以通过一个数值下标被引用,相当于一个内存变量。
数组下标下界为1.
4、注型字段保存在什么文件中?
这个文件是怎样建立起来的?
备注型字段保存在.FPT文件中,双击当前记录的备注型字段,在打开窗口中就可输入备注信息,再打开编辑窗口的同时就建立了备注型文件。
5、表的物理排序和逻辑排序有什么不同?
如何实现?
物理排序是指对数据库中按某一字段中的逻辑关系进行排序,将在硬盘上对数据库表中的所有数据重新写入,这称为物理排序。
实现:
SORTTO<文件名>ON<字段名1>[/A][/D][/C][,<字段名2>[/A|/D][/C]……
[<范围>][FOR<条件1>][WHILE<条件2>][FIELDS<字段名表>|]
逻辑排序只是按逻辑关系排完顺序后,生成一张引表,并不对硬盘上的数据进行重新整理和重写入。
实现:
INDEXON <索引关键字> TAG<索引标识名> FOR<条件>
[ASCENDING|DESCENDING] [CANDIDATE|UNIQUE]
6、VFP有哪几种工作方式?
简单说明各种方式的特点
交互操作方式:
用户只需记住命令的格式,在系统的圆点提示符出现时,从键盘上发一条所需的命令,即可在屏幕上显示执行结果。
程序执行方式:
将VFP命令编特定的序列,并将它们存入程序文件,VFP就能自动执行这一程序文件,把用户的介入降低到最低限度。
7、主控索引和索引的区别是什么?
主控索引:
当前起作用的索引
索引:
索引是对数据库表中一列或多列的某个字段按照某个索引关键字建立起来的一种逻辑顺序。
8、LOOP语句和EXIT语句在循环体中各起什么作用?
LOOP再循环体中指出本次循环,转至循环开始处始新一次循环
EXIT退出循环,转至循环末尾,结束循环。
9、什么是对象?
什么是类?
他们的关系如何?
对象:
现实世界的事物均可抽象为对象,VFP中对象可分为控件和容器;
类:
①类与对象②基类③子类④用户定义类⑤容器类和控件类⑥类库
关系:
1、类是对象的定义,他其实是应经定义了的关于对象的模板,用于提供具有的属性、事件和方法程序。
2、对象是类的实例,对象可通过类来产生。
10、简述组合框列表框、编辑框与文本框的异同?
文本框:
供用户输入或编辑数据,Value属性可为数值型,字符型,日期型或逻辑型,输入数据时,遇到长数据自动换行,只要输入回车符输入就被终止
编辑框:
只能输入或编辑文本数据,但是编辑框可以输入多段文本,即按回车键不会终止编辑框的输入。
组合框:
平时只显示一项,单击下拉三角后能显示可滚动的下拉列表;分为下拉组合框(允许输入数据)和下拉列表框(仅有选项功能)
列表框:
任何时候都显示它的列表(仅有选项功能)
11、在列表框控件中,数据源有几种类型?
通过什么属性进行设定?
表或视图中的字段;
属性设置:
RowSourceType:
6-字段(决定列表框或组合框数据源类型)
RowSource:
(逗号分隔的字段名,例如:
sb.编号,名称,用于指定列表项数据源)
手工输入数据;
属性设置:
RowSource:
a1,a2,b1,b2,c1()
RowSourceType:
1(表示值)
数组中的值;属性设置:
RowSource:
a
RowSourceType:
5-数组
FirstElement:
1(表示从第一个数组元素开始用于填充)
NumberofElements:
=ALEN
(2)
ColumnCount:
=ALEN(a,2)
(注:
ALEN函数格式ALEN(<数组名>[,<数字>]))
12、简述视图和查询的异同?
1:
存储上的区别:
视图存储为数据库设计的一部分,而查询则不是.
2:
更新限制的要求不一样
3:
排序结果:
通过sql语句,可以对一个表进行排序,而视图则不行.
13、报表的基本格式分为几个带区?
带区的功能?
页标头带区:
可用于设置报表名称,字段标题以及需要的图形
细节带区:
该去的控件能多次打印,若列入字段控件,就能依次打印表的记录,就相当于用循环程序打印循环体中的数据
页注脚带区:
用于打印每页的一般信息,系统默认在该处打印制表日期,页号等信息
14、VFP的表单控件工具栏可创建的控件大致分为哪5类?
每类都包括哪些控件?
输出类:
标签,图像,线条,形状
输入类:
文本框,编辑框,微调控件,列表框和组合框
控制类:
命令按钮与命令按钮组,复选框与选项按钮组,计时器
容器类:
表格,页框,容器
连接类:
超级链接,ActiveX控件,ActiveX绑定控件
第5章PPT课件作业
1.VHDL程序一般包含几个组成部分?
各部分的作用是什么?
实体,结构体,库,程序包,配置
实体:
用于描述所设计系统的外部接口特性;即该设计实体对外的输入、输出端口数量和端口特性。
结构体:
用于描述实体所代表的系统内部的结构和行为;它描述设计实体的结构、行为、元件及内部连接关系。
库:
存放已经编译的实体、构造体、程序包集合和配置。
程序包:
存放各设计模块都能共享的数据类型、常数和子程序库;
配置:
实体对应多个结构体时,从与某个实体对应的多个结构体中选定一个作为具体实现。
2.端口模式有哪几种?
buffer类型与inout类型的端口有什么区别?
Out,in,inout,buffer
out(输出):
只能被赋值,用于不能反馈的输出;
in(输入):
只能读,用于时钟输入、控制输入单向数据输入;
inout(输入输出):
既可读又可被赋值,被读的值是端口输入值而不是被赋值,作为双向端口。
buffer(缓冲):
类似于输出,但可以读,读的值是被赋值,用做内部反馈用,不能作为双向端口使用。
3.下列标识符中,哪些是非法的?
Led3coder__1endportstd_machine2adderdecoder*8
and_2__decoder_1and2and_2and__2and-2
4.指出下面的实体描述中存在的四处语法错误并改正
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYmux21aIS
PORT(a,b,s:
INBIT;
y:
OUTBIT;);(1.删除括号内的分号)
ENDENTITYmux;mux21a)
ARCHITECTUREoneOFmux21aIS
BEGIN
PROCESS(a,b,s)
Begin
ifs=‘0’theny<=a;
elsey<=b;
endif;
endprocess(结束少了一个分号)
ENDARCHITECTUREnone;(none改为one)
5.写出下图所示的设计实体mux41的实体声明。
所有端口都采用bit或bit_vector类型。
ENTITYmux41IS
PORT(A,B,C,D:
INBIT;
SEL:
INBIT_VECTOR(1DOWNTO0);
Q:
OUTBIT);
ENDENTITYmux41;
6.表达式C<=A+B中,A、B、C的数据类型都是STD_LOGIC_VECTOR,是否能直接进行加法运算?
说明原因和解决方法。
答:
不能直接进行加法运算。
因为+号只能对整数类型进行直接相加,如果要对STD_LOGIC_VECTOR数据类型进行+法操作,需要调用运算符重载,即在程序的开头打开IEEE.STD_LOGIC_UNSIGNED.ALL程序包,或者把STD_LOGIC_VECTOR数据类型改为整数类型。
7.能把任意一种进制的值向一整数类型的对象赋值吗?
如果能,怎样做?
答:
能。
见书上P322页
8.判断下列VHDL的数值表示是否合法,如果有误指出原因(P322)
16#0FA#10#12F#8#789#8#356#2#0101010#
9.数据类型BIT,INTEGER,BOOLEAN分别定义在那个库中?
哪些库和程序包总是可见的?
答:
BIT,INTEGER,BOOLEAN分别定义在STD库的STANDARD程序包中(见书上P324-325)
WORK库,STD库总是可见的(P316-317)
10.习题3-1,3-2,3-6(P92)
答:
3-6考试有此种类型的程序题。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDFF3IS
PORT(CLK0,CL:
INSTD_LOGIC;
OUT1:
OUTSTD_LOGIC);
END;
ARCHITECTUREbhvOFDFF3IS
SIGNALQ:
STD_LOGIC;(此处只能定义信号)
BEGIN
PROCESS(CLK0)
BEGIN
IFCLK0'EVENTANDCLK0='1'THEN
Q<=QNORCL;
ENDIF;
ENDPROCESS;
OUT1<=NOTQ;
END;
11.VHDL语言数据对象有哪几种?
作用范围如何?
对其赋初值作用有何不同?
答:
VHDL语言数据对象有信号,变量,常量。
要回答的特别详细
12.判断下面三个程序中是否有错误,若有则指出错误所在。
程序1:
signala,en:
std_logic;
process(a,en)
variableb:
std_logic;
begin
ifen=1thenb<=a;(错误2处。
1.en为std_logic类型,此类型赋值为en=‘1’;2.b为变量,变量赋值采用:
=)
endif;
endprocess;
程序2:
architectureoneofsampleis
variablea,b,c:
integer;(结构体里面不能定义变量,只能定义信号)
begin
c<=a+b;
endarchitectureone;
程序3:
libraryieee;
Useieee.std_logic_1164.all;
Entitymux21is
Port(a,b:
instd_logic;
sel:
instd_logic;
c:
outstd_logic);
endEntitysam2;(1.sam2改为mux21)
architectureoneofsampleis(2.sample改为mux21)
begin
process(a,b.sel)(6.if语句应该放在process中)
begin
ifsel=‘0’thenc:
=a;(3.端口赋值采用<=,改为c<=a)
elsec:
=b;(4.端口赋值采用<=,改为c<=b)
endif;
endprocess;
endarchitecturetwo;(5.two改为mux21)
13.在VHDL中,如何描述时钟信号上升沿和下降沿?
请分别列举两种不同的方法
14.叙述进程语句的语法格式,并说明各组成部分的功能和作用。
(回答要详细)
process[(敏感信号表)]
[进程说明部分]
begin
{顺序处理语句}
endprocess[标号];
1.敏感信号表内为信号列表,该表内的信号的变化将引起进程的执行。
多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名。
2.进程说明用来定义在该进程中需要用到的局部量,如变量、常数等,在此处定义的变量是局部量,只能在该进程中使用,其他地方不能使用。
特别强调在进程说明部分只能定义局部变量,不能定义信号和共享变量。
3.顺序描述语句是一段顺序执行的语句,具体描述进程的行为.如:
信号赋值,变量赋值,if语句,case语句等。
15.进程的敏感信号表具有什么作用?
列出敏感信号时应注意什么?
(回答要详细)
答:
敏感信号表中有多个敏感信号时,其中任一个信号的变化都会引起进程启动,写敏感信号表时,尽量将在进程中被读取的信号列全。
若无敏感信号表,就必须放一个WAIT语句在进程内作为进程启动语句
16.进程设计要点是什么?
(回答要详细)
ØPROCESS为一无限循环语句
ØPROCESS中的顺序语句具有明显的顺序/并行运行双重性进程内部只能加载顺序语句,但进程本身是并行语句出现在结构体中,它与其他并行结构或进程之间在结构体中是并行运行的
Ø进程语句本身是并行语句
Ø一个进程中只允许描述对应于一个时钟信号的同步时序逻辑
Ø进程必须由敏感信号的变化来启动敏感信号表中有多个敏感信号时,其中任一个信号
的变化都会引起进程启动,写敏感信号表时,尽量将在进程中被读取的信号列全。
无
敏感信号表,就必须放一WAIT语句在进程内作为进程启动语句
Ø信号是多个进程间的通信线在结构体中多个进程可以并行运行,多个进程之间的通
信是通过信号来实现。
因此,在任一进程的进程说明部分不允许定义信号
第6章PPT课件作业
1.顺序语句和并行语句分别有哪些?
顺序语句和并行语句主要有什么区别?
2.用IF和when-else语句编写全加器(自己结合PPT,编程实现。
)
3.用元件例化法实现4位加法器。
(自己结合2位加法器的方法,编程实现。
)
4.阅读下面的程序,分析其实现的逻辑功能,并说明是时序逻辑还是组合逻辑
libraryieee;
Useieee.std_logic_1164.all;
Entitydecoderis
Port(a:
instd_logic_vector(9downto0);
c:
outintegerrange0to9);
endEntitydecoder;
architectureoneofdecoderis
begin
withaselect
c<=0when“0000000001”,
1when“0000000010”,
2when“0000000100”,
3when“0000001000”,
4when“0000010000”,
5when“0000100000”,
6when“0001000000”,
7when“0010000000”,
8when“010*******”,
9when“1000000000”,
0whenothers;
endarchitectureone;
组合电路:
译码电路。
从低位到高位依次判断10位2进制数的哪一位是高电平,并输出高电平所在数据位置。
5.结构体的描述方式有几种方式?
各有什么特点?
:
只需描述输入与输出的行为,不关注具体的电路实现,一般通过一组顺序的VHDL进程来反映设计的功能和算法;
:
这种描述将数据看成从设计的输入端到输出端,通过并行语句表示这些数据形式的改变,即信号到信号的数据流动的路径和形式进行描述;
:
多用在多层次的设计中,通过调用库中得元件或已经设计好的元件,进行组合来完成实体功能的描述,它只表示元件和元件之间的互连.
6.下面是三人表决器的VHDL描述,分析其实现机制,并说明三个不同的结构体分别用
了什么描述方法。
libraryieee;
Useieee.std_logic_1164.all;
Entityvoter3is
Port(a,b,c:
inbit;
m:
outbit);
endEntityvoter3;
结构体描述方法1:
(属于结构体的数据流描述方式。
)
architectureoneofvoter3is
begin
witha&b&cselect
m<=’1’when“110”|“101”|“011”|“111”,’0’whenothers;
endarchitectureone;
结构体描述方法2:
(采用了进程,属于结构体的行为描述方式)
architecturetwoofvoter3is
begin
process(a,b,c)
constantlookuptable:
bit_vector(0to7):
=“00010111”;
variableindex:
natural;]
begin
index:
=0;
ifa=’1’thenindex:
=index+1;endif;
ifb=’1’thenindex:
=index+2;endif;
ifc=’1’thenindex:
=index+4;endif;
m endprocess; endarchitecturetwo; 结构体描述方法3: (采用元件例化,调用了其他元件,属于结构体的结构描述方式) architecturethreeofvoter3is componentand2port(in1,in2: inbit;out1: outbit); endcomponent; componentor2port(in1,in2,in3: inbit;out1: outbit); endcomponent; signalw1,w2,w3: bit; begin gate1: and2portmap(a,b,w1); gate2: and2portmap(b,c,w2); gate3: and2portmap(a,c,w3); gate4: or3portmap(w1,w2,w3,m); endarchitecturethree; 第8章PPT课件作业 1.设计一个比较电路,当输入的8421BCD码值大于4时,输出为1,否则输出为0 (自己编写。 ) LIBRARYIEEE;--8421比较电路方法1 USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_ARITH.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYcomparaIS PORT(a: INSTD_LOGIC_VECTOR(3DOWNTO0); Y: OUTSTD_LOGIC); ENDENTITYcompara; ARCHITECTUREoneOFcomparaIS BEGIN process(a) begin if((a>4)and(a<=9))theny<='1'; elsey<='0'; endif; endprocess; ENDARCHITECTUREone; LIBRARYIEEE;----8421比较电路方法2 USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_ARITH.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYcompara2IS PORT(a: INSTD_LOGIC_VECTOR(3DOWNTO0); Y: OUTSTD_LOGIC); ENDENTITYcompara2; ARCHITECTUREoneOFcompara2IS BEGIN process(a) begin ifa="0000"theny<='0'; elsifa="0001"theny<='0'; elsifa="0010"theny<='0'; elsifa="0011"theny<='0'; elsifa="0100"theny<='0'; elsifa="0101"theny<='1'; elsifa="0110"theny<='1'; elsifa="0111"theny<='1'; elsifa="1000"theny<='1'; elsifa="1001"theny<='1'; elsifa="1010"theny<='0'; elsifa="1011"theny<='0'; elsifa="1100"theny<='0'; elsifa="1101"theny<='0'; elsifa="1110"theny<='0'; elsey<='0'; endif; endprocess; ENDARCHITECTUREone; 2.编程实现3-8译码器。 (结合数码管译码器的方法,查询资料编写) 3.编程实现2个数相加的加法器。 其中加数和被加数均为4位二进制数。 (结合PPT的 位加法器,编程实现) 4.8位右移寄存器(自己编写。 )
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