电工电子实验(二)第4次课.ppt
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- 上传时间:2023-06-10
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电工电子实验(二)第4次课.ppt
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2023/6/10,卢庆莉编写,触发器实验的讲课课件,卢庆莉编写,2023/6/10,卢庆莉编写,主要授课内容:
二、D触发器的应用举例,三、实验内容介绍,一、触发器的学习要点,2023/6/10,卢庆莉编写,一、触发器的学习要点,1、触发器功能:
可记忆一位二进制数。
2、基本RSFF3、常用触发器:
DFF(维持阻塞DFF)负边沿JKFF,2023/6/10,卢庆莉编写,基本RSFF,2023/6/10,卢庆莉编写,特征方程:
(重点),功能表:
2023/6/10,卢庆莉编写,DFF(维持阻塞DFF),特征方程:
(或次态方程)Qn+1=DCP式中:
“CP”表示FF状态的变化发生在CP的上升沿。
2023/6/10,卢庆莉编写,功能表:
2023/6/10,卢庆莉编写,二、D触发器的应用举例:
例一:
二分频电路(DFF处于计数状态),2023/6/10,卢庆莉编写,例二:
用DFF接成2位二进制加法计数器,2023/6/10,卢庆莉编写,2023/6/10,卢庆莉编写,例三:
用DFF接成2位二进制减法计数器,2023/6/10,卢庆莉编写,三、实验内容介绍,3bit可控延迟电路:
设计一个3比特可控延时电路,该电路有一个时钟信号CP,一个串行输入信号F1,一个串行输出信号F2,F1和F2均与时钟信号CP同步,另有2个控制信号K2和K1。
对该电路的逻辑功能要求是:
1)当K2K100时,F2F1,F2与F1无延时;2)当K2K101时,F2比F1延迟一个时钟周期;3)当K2K110时,F2比F1延迟两个时钟周期;4)当K2K111时,F2比F1延迟三个时钟周期。
2023/6/10,卢庆莉编写,3bit可控延迟电路的电路模型:
2023/6/10,卢庆莉编写,用3个DFF实现移位寄存器,设计思路:
移位寄存器+数据选择器,2023/6/10,卢庆莉编写,用电子开关实现1bit、2bit、3bit延迟。
2023/6/10,卢庆莉编写,最终实现3bit可控延迟器:
2023/6/10,卢庆莉编写,序列信号有74161的Qcc产生:
对所设计的电路进行管脚编号,2023/6/10,卢庆莉编写,对电路进行管脚标号:
2023/6/10,卢庆莉编写,画出预测波形:
2023/6/10,卢庆莉编写,思考题:
1、选择题
(1)触发器没有空翻(没有空翻,有空翻);触发器可用于设计计数器和移位寄存器(锁存数据,设计计数器和移位寄存器);触发器的触发方式边沿触发(边沿触发,电平触发)。
(2)锁存器有空翻(没有空翻,有空翻);锁存器可用于锁存数据(锁存数据,设计计数器和移位寄存器);锁存器的触发方式电平触发(边沿触发,电平触发)。
(3)CMOSFF的输入端在使用时,多余的输入端不可以悬空(不可以悬空,可以悬空)。
对于与非门多余的输入端接高电平(接高电平,接地),对于或非门多余输入接地(接高电平,接地)。
2023/6/10,卢庆莉编写,解:
特征方程为:
讨论:
A=0时,翻转;,A=1时,保持。
2、已知触发器电路及其输入波形如下图所示,作Q端的波形。
2023/6/10,卢庆莉编写,3、用DFF接成2位二进制加法计数器,2023/6/10,卢庆莉编写,4、用DFF接成2位二进制减法计数器,2023/6/10,卢庆莉编写,5、用JKFF和异或门构成的异步可逆计数器。
X=0:
(1)二位异步二进制加法计数器;X=1:
(2)二位异步减法计数器。
2023/6/10,卢庆莉编写,6、用DFF和异或门构成的异步可逆计数器。
X=0:
(1)二位异步二进制减法计数器;X=1:
(2)二位异步加法计数器。
2023/6/10,卢庆莉编写,7、4bit可控延迟电路:
2023/6/10,卢庆莉编写,8、5bit可控延迟电路:
2023/6/10,卢庆莉编写,9、根据下图给出CP、F1和F2的波形,请设计电路。
解:
本电路是一个多输出函数,可采用74161+74138译码器实现。
其中,74161可设计成M=6的加法计数器,作为74138的地址。
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- 电工 电子 实验
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