eda优秀论文南理工多功能数字钟.docx
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eda优秀论文南理工多功能数字钟
摘要
数字钟是一种用数字电路技术实现时、分、秒计时的装置。
本实验是基于Quartus软件设计一个多功能数字钟,实现了计时,校时,校分,清零,保持和整点报时等多种基本功能。
此外还添加了显示星期、闹钟、秒表等附加功能,使数字钟的功能更加完善。
本实验首先利用功能强大的Quartus软件进行试验设计和仿真调试,然后下载到实验板上进行调试和验证。
关键字:
Quartus数字钟仿真
Abstract
DigitalClockisadigitalcircuittechnologywiththehours,minutes,seconds,timingdevices.TheexperimentisbasedontheQuartussoftwaretodesignamulti-functionaldigitalclockandrealizedthebasicfunctionsliketime-counting,hour-correcting,minute-correcting,reset,time-holdingandbellingonthehourother.Weekalsoaddedadisplay,alarmclock,stopwatchandotheradditionalfeaturesthatmakedigitalclockfeaturesmoreperfect.Inthisstudy,wemakeuseofthepowerfulQuartussoftwaretestdesignandsimulationdebugging,andthendownloadtotheboardfordebuggingandvalidationexperiments.
Keywords:
DigitalclockQuartusSimulation
1设计要求
设计一个数字计时器,可以完成00:
00:
00到23:
59:
59的计时功能,并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。
用Quartus软件对设计电路进行功能仿真,并下载到实验板上对其功能进行验证。
基本功能要求如下:
能进行正常的时、分、秒计时功能,最大计时显示23小时59分59秒。
分别由六个数码管显示时分秒的计时。
K1是系统的使能开关,K1=0正常工作,K1=1时钟保持不变。
K2是系统的清零开关,K2=0正常工作,K2=1时钟的分、秒全清零。
在数字钟正常工作时可以对数字钟进行快速校时和校分。
K3是系统的校分开关,K3=0正常工作K3=1时可以快速校分;K4是系统的校时开关,K4=0正常工作,K4=1时可以快速校时。
设计提高部分要求:
时钟具有整点报时功能,当时钟计到59’53”时开始报时,在59’53”,59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz。
星期显示:
星期显示功能是在数字钟界面显示星期,到计时到24小时时,星期上显示的数据进一位。
闹表设定:
通过开关切换显示至闹钟界面,利用闹钟校时和校分开关对闹钟时间进行设定,且不影响数字钟计时。
当计时到闹钟设定时间蜂鸣器鸣叫,并响起彩铃。
2总体设计
数字计时器是由脉冲发生电路、译码显示电路、校分电路、清零、保持和报时电路等几部分组成的。
脉冲发生电路是将实验箱提供的48Mhz的频率分频提取电路中所需要的频率;计时电路由多个十进制计数器实现;通过译码显示电路实现时间在数码管的显示;整点报时电路的终端是蜂鸣器;清零电路作用时,系统的分秒时同时归零;保持电路实现时间捕捉;较分电路对时、分、星期提供快速校时。
其原理框图如图所示:
3基本功能模块
3.1脉冲发生电路的设计
通常,数字钟的晶体振荡器输出频率较高,为了得到低频信号输入,需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路,一般采用多级2进制计数器来实现。
实验中需要1HZ作为时秒、分、时的时钟信号,2HZ作为校分、校时的时钟信号,200HZ、1000HZ作为报时蜂鸣所需频率信号。
本次实验箱提供的频率是48MHZ,。
具体实现过程中,通过3次二分频,1次六分频(1次三分频1次二分频),3次十分频获得1HZ频率信号,且保证了信号的占空比为50%。
3次二分频原理图:
二分频方针波形图:
六分频原理图:
三分频仿真波形图:
十分频(1次五分频+1次二分频)原理图:
十分频仿真波形图:
3.2计时电路的设计
计时电路包括秒,分,时,星期四个模块,依次进位。
其中秒和分的模块类似,都是一个模六十计数器,时模块是一个模24计数器,而星期则是一个特殊的模7计数器。
试验中使用同步计数法,避免因器件的延时带来的影响和冒险,它们所接的时钟信号均为1hz。
3.2.1秒计数器
采用两片74160片实现,考虑时钟的秒位是从00走到59的,那么秒的个位是一个模十计数器,秒的十位是一个模六计数器,个位计数到9的时候向十位进位,当十位和个位分别计数到5和9的时候,清零,并向分位进位,所以使用秒的清零信号作为分的使能信号。
原理图如下所示:
3.2.2分计数器
两片74160,时钟的分与秒完全相同,因此在设计上可以直接使用已经设计好的秒位的原理图。
值得注意的是,当秒计数到59的时候才向分位进位,当计数到9分59秒时才向分的十位进位,当分秒位同时计数到59分59秒的时候才能向小时位进位。
分十位进位信号=(分个位=9)&秒的清零信号
分清零信号=分59&秒的清零信号
分原理图如下:
3.2.3时计数器
两片74160。
时计时模块与秒,分模块类似,只是进位信号要设计在23时置零进位,并且要等到秒与分信号都计到59时它才能进位清零,故清零信号的输入还要添加分计时模块的输出。
时十位进位信号=(时个位=9)&分的清零信号
时清零信号=(时=23)&分的清零信号
具体原理如下图所示:
3.2.4星期的设计
1片74160。
星期模块为模7计数器,使用初始置数为1当值为7且时为23,分为59,秒为59时,置位信号有效。
置位信号=(星期=7)&时的清零信号
具体原理如下所示:
3.3电路动态显示模块
1片74161,4片74151,一片7447。
此模块是用于数码管的动态显示,在本实验中一共需要7个数码管参与显示(秒2位,分2位,时2位,星期1位),所以计数器74161设计为模7的循环,7个数码管按计数脉冲依次显示,当频率很高时,超出了人眼视觉分辨率,看起来七个数码管同时显示。
其输出既作为4片74151的控制端,又作为3-8译码器74138的控制端。
4片74151的输出即为要显示的BCD码,作为显示译码器7447的输入信号。
7447的输出即对应数码管的引脚信号,显示对应的十进制数,3-8译码器74138的输出端即为数码管的片选信号。
原理图如下:
3.4校分、校时电路
数字种启动后,每当数字钟显示与实际时间不符进,需要根据标准时间进行校时。
校“秒”时,采用等待校时。
校“分”、“时”的原理比较简单,采用加速校时。
对校时电路的要求是:
1.在小时校正时不影响分和秒的正常计数。
2.在分校正时不影响秒和小时的正常计数。
3.4.1校分
K3校分,当K3为0时,校分模块输出1hz的脉冲供给分计时模块正常计数;当K3为1时,校分模块输出2hz的脉冲供给分计时模块校分。
其中为了防止拨开关时引发的颤动给校分带来影响,在校分模块中加入了消颤的D触发器。
由于校分的时候无论秒计时模块是否计到59,都能进行校分,故秒计时模块的输出要与开关K3相或才能供给校分模块的使能端。
原理图如下:
3.4.2校时
K4校时,当K4为0时,校时模块输出1hz的脉冲供给时计时模块正常计数;当K4为1时,校时模块输出2hz的脉冲供给时计时模块校分。
其中为了防止拨开关时引发的颤动给校时带来影响,在校时模块中加入了消颤的D触发器。
由于校时的时候无论秒和分计时模块是否都计到59,都能进行校时,故秒计时模块的输出要与开关K4相或才能供给校分模块的使能端。
原理图如下:
3.5保持电路设计
通过增加一个开关K1控制秒的使能信号,若秒停止计时,则分秒也必须停止,计时器就“保持”了。
3.6清零电路的设计
通过增加一个开关K2来控制计时电路,开关通过非门直接接在每个74160的清零端,当开关断开时,计时器正常工作,当开关闭合时,计时器清零。
4附加功能的设计
4.1报时电路的设计
蜂鸣器。
电路计时到59分53、55、57秒时,分别发出一声较低的蜂鸣声(200hz);计时到59分59秒时,发出一声较高的蜂鸣声(1khz)。
需要在某时刻报时,就将该时刻输出为“1”的信号作为触发信号,选通报时脉冲信号进行报时。
选蜂鸣器为电声器件,蜂鸣器是一种压电电声器件,当其两端加上一个直流电压时酒会发出鸣叫声。
F1是低音报时函数,F2是高音报时函数。
所有函数为高电平时报时。
则有
蜂鸣输入信号=59’53’’F1+59’55’’F1+59’57’’F1+59’59’’F2
=59’51’’(2’’F1+4’’F1+6’’F1+8’’F2)
=59’51’’·(2’’F1·4’’F1·8’’F2)
原理图如下:
4.2闹钟模块
闹钟模块的设计主要需要解决三个问题,分别是闹钟校分校时的控制,显示模块的复用和闹铃在规定的时间响起。
4.2.1闹钟校分校时的控制
4片74160。
校分校时的原理与之前时钟校分校时类似,只是在分和时个位的使能端信号用K7控制。
K7为闹钟模式开关,K3和K4为闹钟校分校时开关,与计时校分校时开关是复用的。
K7=1K3=1校分,K7=1K4=1校时。
K7=0ENT=ENP=0
K7=1ENT=ENP=1
原理图如下:
4.2.2显示输出
当K7为0时选择正常计数输出给显示模块,当K7为1时,选择闹钟校时的输出给显示模块显示。
通过32选16实现显示的切换,这16位信号和秒输出信号共24位构成显示译码电路模块的输入。
32选16通过4片74157(8选4)实现。
原理图如下:
4.2.3闹钟定时响起
闹钟定时响起的条件是计数时间与设定时间一致,这就需要一个比较器来实现,比较器的输出接蜂鸣器。
把闹钟设定的值与时钟值做比较,当分秒的十个位都相等时,输出高电平与1Khz信号与后送入蜂鸣器。
原理图如下:
4.3秒表
分秒信号是100HZ,用T触发器把200hz二分频得到100HZ信号。
计数、进位、清零原理与之前设计的时钟相同。
原理图如下:
我们单独设计了针对秒表的计时模块,原理与之前时钟的秒分时相同,同时使用K1开关复用,计数保持。
显示输出,我们使用48选24来实现显示切换,秒表输出的24位,与之前实现闹钟功能后的24输出,作为48选24输入,48选24的输出为译码显示模块的24位输入。
当K8=0时,正常显示,当K8=1时,显示秒表。
48选24与32选16类似通过六片74157(8选4)实现。
5试验中出现的问题及解决办法
实验中出现了很多问题,有些是设计思路的问题,还有些则是由于不够细心。
以下是设计中出现的一些问题及解决方法:
校分时没有考虑到的进位信号与清零信号应摆脱秒的控制,出现十位不进位,59不清零的现象。
实验中有多次因为输入输出向量顺序不一致,出现问题,如秒的十位反向显示,把y[3..0]改为y[0..3]就显示正常了。
以至于后面闹钟、秒表模块,显示出现了类似的问题且各不相同,闹钟的比较也因此受到牵连,我们发现设置顺反方向一致的闹钟值(如00:
06,06:
06)才能正常工作,我们只能逐位测试,针对不同模块显示的不同位修改向量的方向。
这可能是我们从最开始的时钟模块没有统一好向量方向,而导致花了非常多的时间去试探合适的。
6测试结果分析
实验的功能模块又少变多,每一个开关的使用,就多增加了一个工能。
这次实验算是比较成功,基本功闹能和附件功能多比较理想的实现了。
7实验心得
把最开始做EDA的恐惧变成实实在在的行动,从下到上一步步设计,一个功能一个功能的实现,带给我们的不只是完成任务,还有更重要的学以致用的成就感。
,遇到问题,我们不断思考和讨论,从每个细节考虑,通过各种方案解决问题。
我们一个用键盘,一个用鼠标,一个写,一个看,尽量避免低级错误,提高效率。
合作精神也是非常重要的,大家在一起把各自的想法提出来讨论,经过交换就是一种大的智慧,一个人闭门造车是永远都不会成功的。
这次的课程设计让我懂得了它们在实际中的用途,还有我们身边的很多数字钟电路,这些都是我们自己可以实现的,以前那些神秘的东西在不断的学习过程中变得不再那么神秘,我相信,以后还有更多的谜底被揭开。
通过这次课程设计,我还更加深了理论知识的学习。
这次的设计电路我用到了计数器、译码器等,通过自己分析和设计更好地运用了它们,而且还学会了它们更多的功能,发现它们的功能远比书上说的多很多,可以利用不同的接法设计出各种各样不同的电路出来。
通过这次的实验,让我加深了以前所学的理论知识,同时也让我明白只有把理论转化为实践才是真正的学以致用。
8参考文献
[1]蒋立平编.数字电路.北京:
兵器工业出版社
[2]南京理工大学电子技术中心.EDA设计实验指导书
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