数字IC笔试题.docx
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数字IC笔试题.docx
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数字IC笔试题
1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么?
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。
同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。
由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速,论文发表数以倍增,而IntelPentium4处理器设计,也开始采用异步电路设计。
v异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
2、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上,要用oc门来实现(漏极或者集电极开路),由于不用oc门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。
(线或则是下拉电阻)
3、什么是Setup和Holdup时间,setup和holdup时间区别.
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。
输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。
如果holdtime不够,数据同样不能被打入触发器。
建立时间(SetupTime)和保持时间(Holdtime)。
建立时间是指在时钟边沿前,数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现
stability的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
4、什么是竞争与冒险现象?
怎样判断?
如何消除?
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法:
一是添加布尔式的消去项,二是在芯片外部加电容。
5、你知道那些常用逻辑电平?
TTL与COMS电平可以直接互连吗?
常用逻辑电平:
12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:
Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.TTL的为:
Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.
6、如何解决亚稳态。
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法:
1降低系统时钟
2用反应更快的FF
3引入同步机制,防止亚稳态传播
4改善时钟质量,用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
7、IC设计中同步复位与异步复位的区别。
同步复位在时钟沿采复位信号,完成复位动作。
异步复位不管时钟,只要复位信号满足条件,就完成复位动作。
异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。
8、MOORE与MEELEY状态机的特征。
Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这
9、多时域设计中,如何处理信号跨时域。
不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等。
跨时域的信号要经过同步器同步,防止亚稳态传播。
例如:
时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2。
这个同步器就是两级d触发器,其时钟为时钟域2的时钟。
这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。
这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。
所以通常只同步很少位数的信号。
比如控制信号,或地址。
当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法。
如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题。
10、给了reg的setup,hold时间,求中间组合逻辑的delay范围。
Delay 11、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。 组合逻辑电路最大延迟为T2max,最小为T2min。 问,触发器D2的建立时间T3和保持时间应满足什么条件。 T3setup>T+T2max,T3hold>T1min+T2min 12、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决 定最大时钟的因素,同时给出表达式。 T+Tclkdealy>Tsetup+Tco+Tdelay; Thold>Tclkdelay+Tco+Tdelay; 13、说说静态、动态时序模拟的优缺点。 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。 它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。 因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题; 14、一个四级的Mux,其中第二级信号为关键信号如何改善timing。 关键: 将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改。 15、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大? 和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 16、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。 latch是电平触发,register是边沿触发,register在同一时钟边沿触发下动作,符合同步电路的设计思想,而latch则属于异步电路设计,往往会导致时序分析困难,不适当的应用latch则会大量浪费芯片资源。 17、BLOCKINGNONBLOCKING赋值的区别。 非阻塞赋值: 块内的赋值语句同时赋值,一般用在时序电路描述中 USB接口技术在外置式采样系统中的应用 据类型、发送方向和终止标志、USB设备地址的数据包,因此,USB可以防传输过程的外界干扰。 ----本系统选用的是TI的TLV2548构成的A/D转换板,它具有最高200KSPS的采样率,12位的采样精度,具有8个输入通道。 ----CPU1、CPU2是以INTEL的8X830AX为核心的采样控制板,8X930AX与普通的MCS51系列的单片机相比,只是增加了USB接口。 所以,控制板的设计可参考普通MCS51单片机的设计。 但由于单片机自身的局限性,它不能实现多条指令的并发机制,所以,当单片机系统完成采样过程并存储在有限容量的外部数据RAM中,一旦外部数据RAM满,则单片机必须停止采样的取数据过程,进行数据的转发,即转向将存在外部数据RAM的数据传输给PC机保存并处理。 因此,如果仅靠一个单片机系统是难以实现连续不间断的数据采样,这可以通过两个单片机系统的协同处理来解决这个矛盾,如图1所示。 C1,C2是两个单片机系统的协同工作控制线信号,当CPU1必须转向数据的转发时,可通过C1发出一个唤醒信号通知CPU2进入数据采样过程,利用高速的USB接口的数据传输,我们可以通过计算,在100KSPS的采样率下,10位采样精度的要求下,装满64K×8的外部RAM(如TMS28F512A-15)需时间(为便于存放,10位的采样数据占用2个字节的存储空间): ----64K×8/(100K×2×8)=0.32秒 ----采用USB接口高速模式(12MBPS)有效数据传输需时间: ----64K×8/12M=0.042秒 ----加上数据传输进为保证数据传输可靠性的冗余位,其上传输时间也远小于0.32秒。 所以,在CPU2载满外部RAM,进入数据转发过程时(即处在采样阶段),CPU1早以完成了数据的转发过程,也就不会出现争抢USB通道的情况。 同时,CPU2也能通过C2唤醒CPU1进入新一轮的数据采样过程,而转入数据转发过程,这样,CPU1和CPU2依次采样、数据转发,从而实现连续不间断的数据采样。 CPU1和CPU2能够在高速采样系统中协调工作,USB接口的高速的数据传输率是本系统得以实现的关键所在。 同时,为保证整个系统的协调工作,不至于出现CPU1和CPU2争抢数据通道的情况,必须保证作为双机协调控制的C1,C2的可靠工作。 ----本系统的单片机CPU1的软件流程如图2所示: 图2: CPU1软件流程图 ----CPU2的软件流程图与CPU1类似,只需按照响应被唤醒信号、进行采样流程、发唤醒CPU1信号、进行数据转发流程的次序重新组织功能模块。 PC机(即上位机)的控制模块和数据处理模块可根据设计的要求组织,数据的发送和接受可通过调用编制的PC机USB接口驱动模块与采样系统交换数据。 四、结语: ----采用USB接口的外置式中高速,高精度采样系统很好的完成了我们的要求。 使采样设备具有移动性,可自由挂接在具有USB接口的运行在WINDOWS98平台下的PC机上。 加上自己开发的PC机通信软件和DSP处理组件,能够替代普通的数字示波器。 另外,USB通用串行总线的优异性能不止局限于数据传输率高,USB接口还支持同时挂接127个独立的USB设备。 因此,可实现多个USB接口的采样系统同时挂接在一个PC机上,组成一个采样系统网,完成多处的连续不间断的模拟量的采集。 如果在采样系统网上配置我们需要的控制装置,便可实现一个简单的模拟量的监控系统。 1、同步电路和异步电路的区别是什么? (仕兰微电子) 2、什么是同步逻辑和异步逻辑? (汉王笔试) 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。 同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。 由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速,论文发表数以倍增,而IntelPentium4处理器设计,也开始采用异步电路设计。 异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是可以监控的。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。 这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求? (汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。 在硬件上,要用oc门来实现(漏极或者集电极开路),由于不用oc门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。 (线或则是下拉电阻) 4、什么是Setup和Holdup时间? (汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。 (未知) 7、解释setup和holdtimeviolation,画图说明,并说明解决办法。 (威盛VIA 2003.11.06上海笔试试题) Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。 建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。 输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。 如果holdtime不够,数据同样不能被打入触发器。 建立时间(SetupTime)和保持时间(Holdtime)。 建立时间是指在时钟边沿前,数据信号需要保持不变的时间。 保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。 如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。 (仕兰微 电子) 9、什么是竞争与冒险现象? 怎样判断? 如何消除? (汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法: 一是添加布尔式的消去项,二是在芯片外部加电容。 10、你知道那些常用逻辑电平? TTL与COMS电平可以直接互连吗? (汉王笔试) 常用逻辑电平: 12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之 间,而CMOS则是有在12V的有在5V的。 CMOS输出接到TTL是可以直接互连。 TTL接到CMOS需 要在输出端口加一上拉电阻接到5V或者12V。 cmos的高低电平分别为: Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. ttl的为: Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos. 11、如何解决亚稳态。 (飞利浦-大唐笔试) 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。 在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法: 1降低系统时钟 2用反应更快的FF 3引入同步机制,防止亚稳态传播 4改善时钟质量,用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 12、IC设计中同步复位与异步复位的区别。 (南山之桥) 同步复位在时钟沿采复位信号,完成复位动作。 异步复位不管时钟,只要复位信号满足条件,就完成复位动作。 异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。 13、MOORE与MEELEY状态机的特征。 (南山之桥) Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这 14、多时域设计中,如何处理信号跨时域。 (南山之桥) 不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等。 跨时域的信号要经过同步器同步,防止亚稳态传播。 例如: 时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2。 这个同步器就是两级d触发器,其时钟为时钟域2的时钟。 这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。 这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。 所以通常只同步很少位数的信号。 比如控制信号,或地址。 当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法。 如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题。 15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。 (飞利浦-大唐笔试) Delay 16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。 组合逻辑电路最大延迟为T2max,最小为T2min。 问,触发器D2的建立时间T3和保持时间应满足什么条件。 (华 为) T3setup>T+T2max,T3hold>T1min+T2min 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决 定最大时钟的因素,同时给出表达式。 (威盛VIA2003.11.06上海笔试试题) T+Tclkdealy>Tsetup+Tco+Tdelay; Thold>Tclkdelay+Tco+Tdelay; 18、说说静态、动态时序模拟的优缺点。 (威盛VIA2003.11.06上海笔试试题) 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。 它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。 因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题; 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。 (威盛VIA 2003.11.06上海笔试试题) 关键: 将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改。 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径。 (未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优 点),全加器等等。 (未知) 22、卡诺图写出逻辑表达使。 (威盛VIA2003.11.06上海笔试试题) 23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。 (威盛) 卡诺图化简: 一般是四输入,记住00011110顺序, 0 1 3 2 4 5 7 6 12131514 8 9 1110 24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP- wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoexplainthe operationregionofPMOSandNMOSforeachsegmentofthetransfercurve? (威 盛笔试题circuitdesign-beijing-03.11.09) 25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine therationofchannelwidthofPMOSandNMOSandexplain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大? (仕兰微电子) 和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos管搭出一个二输入与非门。 (扬智电子笔试) 28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateand explainwhichinputhasfasterresponseforoutputrisingedge.(lessdelay time)。 (威盛笔试题circuitdesign-beijing-03.11.09) 29、画出NOT,NAND,NOR的符号,真值表,还有transistorlevel的电路。 (Infineon笔 试) 30、画出CMOS的图,画出tow-to-onemuxgate。 (威盛VIA2003.11.06上海笔试试题) 31、用一个二选一mux和一个inv实现异或。 (飞利浦-大唐笔试) inputa,b; outputc; assignc=a? (~b): (b); 32、画出Y=A*B+C的cmos电路图。 (科广试题) 33、用逻辑们和cmos电路实现ab+cd。 (飞利浦-大唐笔试) 34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。 (仕兰微电子) 以上均为画COMS电路图,实现一给定的逻辑表达式, 。 35、利用4选1实现F(x,y
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