PCB工艺笔记.docx
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PCB工艺笔记
覆铜板----基材/芯板(用于作多层板时)
P片
常用基材规格:
长(250mm~350mm)
宽(200mm~350mm)
一般情况下,对于长边<125mm,短边<100mm的PCB板,建议采用拼板的方式
基铜厚度
设计的最小线宽/线间距(mil)
(oz/Ft2)
公制(μm)
2
70
8/8
1
35
6/6
0.5
18
4/4
焊盘表面处理
一般采用喷锡铅合金工艺,锡层表面应该平整无露铜。
只要确保6个月内可焊性良好就可以;
如果PCB上有细间距器件(如0.5mm间距的BGA),或板厚≤0.8mm,可以考虑化学(无电)镍金(Ep.Ni2.Au0.05)。
层压多层板国内制造水平
技术指标
批量生产工艺水平
1
一般指标
基板类型
FR-4(Tg=140℃)
FR-5(Tg=170℃)
2
最大层数
24
3
最大铜厚外层
内层
3OZ/Ft2
3OZ/Ft2
4
最小铜厚外层
内层
1/3OZ/Ft2
1/2OZ/Ft2
5
最大PCB尺寸
500mm(20'')x860mm(34'')
6
加工能力
最小线宽/线距外层
内层
0.1mm(4mil)/0.1mm(4mil)0.075mm(3mil)/0.075mm(3mil)
7
最小钻孔孔径
0.25mm(10mil)
8
最小金属化孔径
0.2mm(8mil)
9
最小焊盘环宽导通孔
元件孔
0.127mm(5mil)
0.2mm(8mil)
10
阻焊桥最小宽度
0.1mm(4mil)
11
最小槽宽
≥1mm(40mil)
12
字符最小线宽
0.127mm(5mil)
13
负片效果的电源、地层隔离盘环宽
≥0.3mm(12mil)
14
精度指标
层与层图形的重合度
±0.127mm(5mil)
15
图形对孔位精度
±0.127mm(5mil)
16
图形对板边精度
±0.254mm(10mil)
17
孔位对孔位精度(可理解为孔基准孔)
±0.127mm(5mil)
18
孔位对板边精度
±0.254mm(10mil)
19
铣外形公差
±0.1mm(4mil)
20
尺寸指标
翘曲度双面板/多层板
<1.0%/<0.5%。
21
成品板厚度公差板厚>0.8mm
板厚≤0.8mm
±10%
±0.08mm(3mil)
板的外形处理:
对波峰焊,PCB的外形必须是矩形的(四角为R=1mm~2mm圆角更好)
对于金手指的设计要求见图3所示,除了插入边按要求设计倒角外,插板两侧边也应该设计(1~1.5)×45o的倒角或R1~R1.5的圆角,以利于插入。
电源、地线的处理
1.在电源、地线之间加上去耦电容。
2.尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:
地线>电源线>信号线,通常信号线宽为:
0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5mm
对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用(模拟电路的地不能这样使用)
3.用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
或是做成多层板,电源,地线各占用一层。
数字电路与模拟电路的共地处理
数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的模拟电路器件,对地线来说,整个PCB对外界只有一个结点,所以必须在PCB内部进行处理数、模共地的问题,现时一般的作法是使它们在某一点上相接,即单点连接;或是用磁珠进行单点相连。
信号线布在电(地)层上
在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电(地)层上进行布线。
首先应考虑用电源层,其次才是地层。
因为最好是保留地层的完整性。
大面积导体中连接腿的处理
在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良隐患如:
1焊接需要大功率加热器。
2容易造成虚焊点。
所以兼顾电气性能与工艺需要,做成十字花焊盘,称之为热隔离(heatshield)俗称热焊盘(Thermal),这样,可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。
多层板的接电(地)层腿的处理相同。
设计规则检查(DRC)
布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面:
(1)、线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距离是否合理,是否满足生产要求。
(2)、电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?
在PCB中是否还有能让地线加宽的地方。
(3)、对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被明显地分开。
(4)、模拟电路和数字电路部分,是否有各自独立的地线。
(5)后加在PCB中的图形(如图标、注标)是否会造成信号短路。
(6)对一些不理想的线形进行修改。
(7)、在PCB上是否加有工艺线?
阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符标志是否压在器件焊盘上,以免影响电装质量。
(8)、多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短路。
布局的检查:
印制板尺寸是否与加工图纸尺寸相符?
能否符合PCB制造工艺要求?
有无定位标记?
元件在二维、三维空间上有无冲突?
元件布局是否疏密有序,排列整齐?
是否全部布完?
需经常更换的元件能否方便的更换?
插件板插入设备是否方便?
热敏元件与发热元件之间是否有适当的距离?
调整可调元件是否方便?
在需要散热的地方,装了散热器没有?
空气流是否通畅?
信号流程是否顺畅且互连最短?
插头、插座等与机械设计是否矛盾?
线路的干扰问题是否有所考虑?
什么是高速电路
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。
实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。
因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。
信号的传递发生在信号状态改变的瞬间,如上升或下降时间。
信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端。
反之,反射信号将在信号改变状态之后到达驱动端。
如果反射信号很强,叠加的波形就有可能会改变逻辑状态。
高速信号的确定
PCB板上每单位英寸的延时为0.167ns.
设Tr为信号上升时间,Tpd为信号线传播延时。
如果Tr≥4Tpd,信号落在安全区域。
如果2Tpd≥Tr≥4Tpd,信号落在不确定区域。
如果Tr≤2Tpd,信号落在问题区域。
对于落在不确定区域及问题区域的信号,应该使用高速布线方法。
传输线:
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。
串联电阻的典型值0.25-0.55ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高。
将寄生电阻、电容和电感加到实际的PCB连线中之后,连线上的最终阻抗称为特征阻抗Zo。
线径越宽,距电源/地越近,或隔离层的介电常数越高,特征阻抗就越小。
如果传输线和接收端的阻抗不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射信号将传回信号发射端并再次反射回来。
随着能量的减弱反射信号的幅度将减小,直到信号的电压和电流达到稳定。
这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可以看到。
避免传输线效应的方法:
1.严格控制关键网线的走线长度
如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸。
工作频率在50MHz布线长度应不大于1.5英寸。
如果工作频率达到或超过75MHz布线长度应在1英寸。
对于GaAs芯片最大的布线长度应为0.3英寸。
如果超过这个标准,就存在传输线的问题。
2.合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。
走线的拓扑结构是指一根网线的布线顺序及布线结构。
当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。
通常情形下,PCB走线采用两种基本拓扑结构,即菊花链(DaisyChain)布线和星形(Star)分布。
对于菊花链布线,布线从驱动端开始,依次到达各接收端。
如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端。
在控制走线的高次谐波干扰方面,菊花链走线效果最好。
但这种走线方式布通率最低,不容易100%布通。
实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:
StubDelay<=Trt*0.1.
例如,高速TTL电路中的分支端长度应小于1.5英寸。
这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。
但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线十分困难。
采用自动布线器是完成星型布线的最好的方法。
每条分支上都需要终端电阻。
终端电阻的阻值应和连线的特征阻抗相匹配。
这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。
在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端。
第一种选择是RC匹配终端。
RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳定的情况。
这种方式最适合于对时钟线信号进行匹配处理。
其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。
串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输。
这种方式用于时间延迟影响不大的总线驱动电路。
串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。
最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近。
其优点是不会拉低信号,并且可以很好的避免噪声。
典型的用于TTL输入信号(ACT,HCT,FAST)。
此外,对于终端匹配电阻的封装型式和安装型式也必须考虑。
通常SMD表面贴装电阻比通孔元件具有较低的电感,所以SMD封装元件成为首选。
如果选择普通直插电阻也有两种安装方式可选:
垂直方式和水平方式。
垂直安装方式中电阻的一条安装管脚很短,可以减少电阻和电路板间的热阻,使电阻的热量更加容易散发到空气中。
但较长的垂直安装会增加电阻的电感。
水平安装方式因安装较低有更低的电感。
但过热的电阻会出现漂移,在最坏的情况下电阻成为开路,造成PCB走线终结匹配失效,成为潜在的失败因素。
3.抑止电磁干扰的方法
很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。
其中非常重要的是保证PCB板有很好的接地。
对复杂的设计采用一个信号层配一个地线层是十分有效的方法。
此外,使电路板的最外层信号的密度最小也是减少电磁辐射的好方法,这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现。
表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现,电阻和电容可埋在表层下,单位面积上的走线密度会增加近一倍,因而可降低PCB的体积。
PCB面积的缩小对走线的拓扑结构有巨大的影响,这意味着缩小的电流回路,缩小的分支走线长度,而电磁辐射近似正比于电流回路的面积;同时小体积特征意味着高密度引脚封装器件可以被使用,这又使得连线长度下降,从而电流回路减小,提高电磁兼容特性。
4.其它可采用技术
为减小集成电路芯片电源上的电压瞬时过冲,应该为集成电路芯片添加去耦电容。
这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。
当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时,其平滑毛刺的效果最好。
这就是为什么有一些器件插座上带有去耦电容,而有的器件要求去耦电容距器件的距离要足够的小。
任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。
如果没有电源层,那么长的电源连线会在信号和回路间形成环路,成为辐射源和易感应电路。
走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。
如果环路穿过同一网线其它走线则构成闭环。
两种情况都会形成天线效应(线天线和环形天线)。
天线对外产生EMI辐射,同时自身也是敏感电路。
闭环是一个必须考虑的问题,因为它产生的辐射与闭环面积近似成正比。
PCB板剖制:
1、 拆除原板上的器件。
2、 将原板扫描,得到图形文件。
3、 将表面层磨去,得到中间层。
4、 将中间层扫描,得到图形文件。
5、 重复2-4步,直到所有层都处理完。
6、 利用专用软件将图形文件转换为电气关系文件---PCB图。
如果有合适的软件,设计人员只需把图形描一遍即可。
7、 检查核对,完成设计。
PCB板剖制的技巧
PCB板剖制尤其是多层PCB板的剖制是件费时费力的工作,其中包含了大量的重复性劳动。
设计人员必须有足够的耐心和细心,否则非常容易产生错误。
做好剖制PCB板设计的关键在于利用合适的软件代替人工进行重复性工作,即省时又准确。
1、 剖制过程中一定要用扫描仪。
许多设计人员习惯直接在PROTEL、PADSOR或CAD等PCB设计系统上画线。
这种习惯非常不好。
扫描得到的图形文件既是转换成PCB文件的基础,又是后期进行检查的依据。
利用扫描仪可以大大降低劳动难度和强度。
毫不夸张地说,如果能充分利用扫描仪,即使没有设计经验地人员也可以完成PCB板剖制工作。
2、 单方向磨板。
有些设计人员为了追求速度,选择双向磨板(即由前后表面向中间层磨掉板层)。
其实这是非常错误的。
因为双向磨板非常容易磨穿,致使其它层损坏,结果可想而知。
PCB板的外层由于工艺和有铜箔、焊盘等原因最硬,中间层最软。
因此到最中间层,问题更为严重,往往无法打磨。
另外,各个厂商生产的PCB板材质、硬度、弹性都不一样,很难准确磨去。
3、 选择优秀的转换软件。
将扫描得到的图形文件转换为PCB文件是整个工作的关键。
有了好的转换文件。
设计人员只需“照猫画虎”,将图形描一遍即可完成工作。
这里推荐EDA2000,真的很方便。
过孔的分类:
1.盲孔位于印刷线路板的顶层和底层表面,具有一定深度,用于表层线路和下面的内层线路的连接,孔的深度通常不超过一定的比率(孔径)。
2.埋孔是指位于印刷线路板内层的连接孔,它不会延伸到线路板的表面。
上述两类孔都位于线路板的内层,层压前利用通孔成型工艺完成,在过孔形成过程中可能还会重叠做好几个内层。
3.第三种称为通孔,这种孔穿过整个线路板,可用于实现内部互连或作为元件的安装定位孔。
由于通孔在工艺上更易于实现,成本较低,所以绝大部分印刷电路板均使用它,而不用另外两种过孔。
以下所说的过孔,没有特殊说明的,均作为通孔考虑。
从设计的角度来看,一个过孔主要由两个部分组成,一是中间的钻孔(drill hole),二是钻孔周围的焊盘区,见下图。
这两部分的尺寸大小决定了过孔的大小。
很显然,在高速,高密度的PCB设计时,设计者总是希望过孔越小越好,这样板上可以留有更多的布线空间,此外,过孔越小,其自身的寄生电容也越小,更适合用于高速电路。
但孔尺寸的减小同时带来了成本的增加,而且过孔的尺寸不可能无限制的减小,它受到钻孔(drill)和电镀(plating)等工艺技术的限制:
孔越小,钻孔需花费的时间越长,也越容易偏离中心位置;且当孔的深度超过钻孔直径的6倍时,就无法保证孔壁能均匀镀铜。
比如,现在正常的一块6层PCB板的厚度(通孔深度)为50Mil左右,所以PCB厂家能提供的钻孔直径最小只能达到8Mil。
过孔的寄生电容:
过孔的寄生电容过孔本身存在着对地的寄生电容,如果已知过孔在铺地层上的隔离孔直径为D2,过孔焊盘的直径为D1,PCB板的厚度为T,板基材介电常数为ε,则过孔的寄生电容大小近似于:
C=1.41εTD1/(D2-D1)过孔的寄生电容会给电路造成的主要影响是延长了信号的上升时间,降低了电路的速度。
举例来说,对于一块厚度为50Mil的PCB板,如果使用内径为10Mil,焊盘直径为20Mil的过孔,焊盘与地铺铜区的距离为32Mil,则我们可以通过上面的公式近似算出过孔的寄生电容大致是:
C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,
这部分电容引起的上升时间变化量为:
T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps 。
从这些数值可以看出,尽管单个过孔的寄生电容引起的上升延变缓的效用不是很明显,但是如果走线中多次使用过孔进行层间的切换,设计者还是要慎重考虑的
过孔的寄生电感
过孔存在寄生电容的同时也存在着寄生电感,在高速数字电路的设计中,过孔的寄生电感带来的危害往往大于寄生电容的影响。
它的寄生串联电感会削弱旁路电容的贡献,减弱整个电源系统的滤波效用。
我们可以用下面的公式来简单地计算一个过孔近似的寄生电感:
L=5.08h[ln(4h/d)+1]
其中L指过孔的电感,h是过孔的长度,d是中心钻孔的直径。
从式中可以看出,过孔的直径对电感的影响较小,而对电感影响最大的是过孔的长度。
仍然采用上面的例子,可以计算出过孔的电感为:
L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH 。
如果信号的上升时间是1ns,那么其等效阻抗大小为:
XL=πL/T10-90=3.19Ω。
这样的阻抗在有高频电流的通过已经不能够被忽略,特别要注意,旁路电容在连接电源层和地层的时候需要通过两个过孔,这样过孔的寄生电感就会成倍增加。
高速PCB中的过孔设计通过上面对过孔寄生特性的分析,我们可以看到,在高速PCB设计中,看似简单的过孔往往也会给电路的设计带来很大的负面效应。
为了减小过孔的寄生效应带来的不利影响,在设计中可以尽量做到:
1. 从成本和信号质量两方面考虑,选择合理尺寸的过孔大小。
比如对6-10层的内存模块PCB设计来说,选用10/20Mil(钻孔/焊盘)的过孔较好,对于一些高密度的小尺寸的板子,也可以尝试使用8/18Mil的过孔。
目前技术条件下,很难使用更小尺寸的过孔了。
对于电源或地线的过孔则可以考虑使用较大尺寸,以减小阻抗。
2. 上面讨论的两个公式可以得出,使用较薄的PCB板有利于减小过孔的两种寄生参数。
3. PCB板上的信号走线尽量不换层,也就是说尽量不要使用不必要的过孔。
4.电源和地的管脚要就近打过孔,过孔和管脚之间的引线越短越好,因为它们会导致电感的增加。
同时电源和地的引线要尽可能粗,以减少阻抗。
5.在信号换层的过孔附近放置一些接地的过孔,以便为信号提供最近的回路。
甚至可以在PCB板上大量放置一些多余的接地过孔。
当然,在设计时还需要灵活多变。
前面讨论的过孔模型是每层均有焊盘的情况,也有的时候,我们可以将某些层的焊盘减小甚至去掉。
特别是在过孔密度非常大的情况下,可能会导致在铺铜层形成一个隔断回路的断槽,解决这样的问题除了移动过孔的位置,我们还可以考虑将过孔在该铺铜层的焊盘尺寸减小。
通常刚性印制电路板最为全球业者所广用的国际规范约有三种:
1.美国军规MIL-P-55110:
己发布30余年,系电路板最早出现也最具公信力与影响力的正式规范。
其1993年最新E版内容甚为精采,为业界所必读的重要文件,惜近年因跟不上时代脚步而渐失色。
2.IEC-326-5/-6:
为“国际电工委员会”(IEC)所推出共11份有关PCB之系列规范。
骨子上是由欧洲人所主导,为全球各会员国协商投票下的产物,内容并不严谨条文亦欠周详,除了少数欧商外一般较乏人引用。
3.IPC-RB-276(1993):
IPC原为美国“印刷电路板协会”(InstituteofPrintedCircuit)之简称,创会时仅六个团体会员。
经多年努力成长与吸收外国成员,现已发展到六千余团体会员之大型国际学术组织,并改名为“TheInstituteforInterconnectingandPackagingElectronicCircuits”。
其所发表有关电路板之各种品质、技术、研究、及市调等文件极多,为全球上下游电子业界所倚重。
然其众多精采成套的规范与文件,泰半是出自一些美国大型电子公司,经过改头换面成一套看似“公开公正”的资料,事实上是便於推行美式文化於全球,此即IPC规范新颖实用的原因之一。
4.IPC-6011(1997):
5.IPC-6012(1997):
蛇形走线作用:
PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时,蛇形走线的主要作用是补偿“同一组相关”信号线中延时较小的部分,这些部分通常是没有或比其它信号少通过另外的逻辑处理;最典型的就是时钟线,通常它不需经过任何其它逻辑处理,因而其延时会小于其它相关信号
高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电容和分布电感的影响.
因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现,其主要起到一个滤波电感的作用,提高电路的抗干扰能力,电脑主机板中的蛇形走线,主要用在一些时钟信号中,如PCIClk,AGPClk,它的作用有两点:
1、阻抗匹配
2、滤波电感。
对一些重要信号,如INTEL HUB架构中的HUBLink,一共13根,跑233MHz,要求必须严格等长,以消除时滞造成的隐患,绕线是唯一的解决办法。
一般来讲,蛇形走线的线距>=2倍的线宽。
PCI板上的蛇行线就是为了适应PCI 33MHzClock的线长要求。
若在一般普通PCB板中,是一个分布参数的 LC 滤波器,还可作为收音机天线的电感线圈,短而窄的蛇形走线可做保险丝等等.
PCB加工工艺:
塞孔:
用阻焊油墨阻塞通孔。
THT(ThroughHoleTechnology):
通孔插装技术
SMT(SurfaceMountTechnology):
表面安装技术
波峰焊(WaveSoldering):
印制板与连续循环的波峰状流动焊料接触的焊接过程。
回流焊(ReflowSoldering):
是一种将元器件焊接端面和PCB焊盘涂覆膏状焊料后组装在一起,加热至焊料熔融,再使焊接区冷却的焊接方式。
拼板:
选择的加工工艺中涉及到铣刀式切板机时,PCB拼板尺寸:
70mm×70mm――310mm×240mm。
选择的加工工艺中涉及
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