1、中国电子学会嵌入式系统工程师专业技术资格认证考试中国电子学会嵌入式系统工程师专业技术资格认证考试 一、 选择题（本大题共 15 个小题，每小题 1 分，共 15 分） 1、基于 FPGA 的嵌入式系统，下面说法正确的是（ D ） A只有运行 NiosII 软核的 FPGA 系统才是嵌入式系统 B基于 FPGA 的嵌入式系统是在 FPGA 中运行可配置的软核 C基于 FPGA 的嵌入式系统主要特点是运行速度比其他嵌入式系统要快 D基于 FPGA 的嵌入式系统是 FPGA 最主要的应用方向 2、下列不属于 FPGA 应用范围的是（ D ）For personal use only in study
2、 and research; not for commercial useA信号处理 B智能应用 C手持 PDA D超大屏幕显示 3、下列关于软核处理器的说法，正确的是（ B ）A软核处理器执行 VHDL 编写的程序 B软核处理器是集成在 FPGA 中的模块 CNiosII、Microblaze、PowerPC、MIPS 都属于软核处理器的范畴 DNiosII 软核可以修改它的指令和外设 4、下列说法正确的是（ A ） AIP 核可以挂载到不同的总线上 B系统中的 IP 核不支持 Veriog HDL 和 VHDL 混合编写 C同一个 IP 核在不同的 FPGA 中具有相同的性能 D嵌入式软核
3、处理器并不属于 IP 核的范畴 *5、关于 SOPC 的说法，错误的是（ B ） ASOPC 的系统中至少包含一个 NiosII 软核 BSOPC 技术包含了嵌入式设计的全部，除了硬件 PCB 外，还包括处理器和实时多任务操作系统（RTOS） CSOPC 可以体现软硬件协同设计技术 D如果 FPGA 中集成了硬核处理器，无论是否使用，系统都属于 SOPC 系统 6、下列不属于 FPGA 片内资源的是（ A ）A高速串行收发器 BPLL（数字锁相环）CRAM DFIFO（先进先出） 7、下面哪项不属于 NiosII 软核的可定制性（ D ） A可以修改基于 NiosII 的 IP 核 C增加或取
4、消 MMU（内存管理单元） B提高或降低工作频率 D自定义 NiosII 指令 8、关于 FPGA 的配置问题下列说法的正确的是（ A ） AEPCS16 的容量是 16Mb BFPGA 仅支持 EPCS 配置 CFPGA 的配置优先级最高的是 EPCS DEPCS 配置 FPGA 属于 PS（被动）方式 9、关于 NiosII 软核启动过程，下列说法错误的是（ D ） ANiosII 软核的启动过程主要分为 FPGA 器件的配置和 NiosII 程序的加载 BCFI Flash 可以保存 FPGA 的配置文件、NiosII 程序和其他文件数据 CFPGA 配置文件（.sof）和 NiosII
5、 程序（.elf）都可以保存在 EPCS 中 D使用 CFI Flash 做为 NiosII 启动的器件时，FPGA 把配置数据从 CFI Flash 读出 并加载，然后执行 Bootloader 把保存的 NiosII 程序复制 SDRAM 执行 10、下列可以在 FPGA 中稳定运行的是（ B） A在设计中同时存在大量同步和异步设计 B状态机编码采用二进制码和独热码混合形式 C使用很多已经验证好的 IP 核，但没有做整体的仿真 D有的模块采用时钟上升沿，有的模块采用时钟下降沿 11、uC/OS-II 的任务调度策略是（ A ） A哪个任务的优先级高就先执行哪个任务 B高优先级的任务会被低优
6、先级的任务抢占 C各自轮流执行一段时间再让出 CPU D如果某个任务一直得不到 CPU 资源，就会进入等待状态 12、在 FPGA 设计中不属于软件硬件协同设计的是（ C ） AC2H（C to Hardware）硬件加速编译器 B难于用软件实现的部分功能用硬件实现 C在 C 程序中使用自定义外设的函数 D根据顶层设计要求，合理划分软硬件结构 13、在 uC/OS-II 系统中不属于信号量用途的是（ D） A共享资源的控制 C实现两个任务之间信息的传递 ） B用来表示一个事件的发生 D实现两个任务的同步 14、关于 SystemC 和 SystemVerilog 的说法正确的是（ C） ASy
7、stemC 适合顶层建模，SystemVerilog 适合验证 BSystemVerilog 适合顶层建模，SystemC 适合验证 CSystemVerilog 是 Verilog 的升级版本 DSystemC 可以直接转换为 RTL 代码 15、下列关于 uClinux 的说法正确的是（ D ） AuClinux 是在 linux 的基础上裁剪了内核和应用程序库。 BuClinux 可以使用 linux 的一部分命令 CuClinux 由于没有 MMU，故仅能运行在没有 MMU 的处理器上 DuClinux 是硬实时的嵌入式操作系统 二、判断题（本大题共 10 个小题，每题 1 分，共 1
8、0 分） 1、NiosII 处理器是可以配置成 16 位或 32 位的处理器。( X ） 2、 Avalon 接口是一个同步协议的接口， 所以 Avalon 总线不能与异步设备连接。( X) 3、 SOPC 设计中， 在 SDRAM 控制器核与 SDRAM 芯片之间需要 PLL 调整时钟相位。 4、ANSI C 数据类型不能明确地定义数据的宽度。 （ ） X ） ） ） 5、在 SOPC Builder 中 Auto-Assign IRQs 能做出最好的 IRQ 分配。 （ 6、在设计时可以将 NiosII 程序和 FPGA 配置数据同时存放在同一个 Flash 中，这就 需要一个配置控制器来
9、驱动 Flash 输出配置数据以完成 FPGA 的配置。 （ ） 7、在 SOPC Builder 中定义 CPU 的复位地址在 Flash，而在 NiosII IDE 中程序被连 接到 Flash 之外的存储器，那么 elf2flash 实用程序将在用户程序前插入一个 Boot-copier。 （ ） 8、NiosII 的定时器计数模式有两种，一种是单次减 1，另外一种是连续减 1。 （ ） 9、 通常处理器的异常地址都是固定的， 但是 NiosII 处理器的异常地址是可以配置的。 （ ） 10、NiosII IDE 不能使用 asm/C/C+混合编程。( X ） 三、填空题（本大题共 10
10、 个空，每空 1 分，共 10 分） 1、NiosII 处理器有三种运行模式： _用户模式(User Mode, 超级用户模式(Supervisor Mode), 调试模式(Debug Mode) 。 2、CycloneII FPGA 支持串行配置器件的 isp 编程，该特性是通过_ ByteBlaster? II 和 ByteBlaster USB 编程电缆 用 JTAG 接口实现的。 3、在 SOPC Builder 中，复位地址的偏移量是 0x20 。 0x00 ，异常地址的偏移量是 _利 4、根据 Flash 是否支持处理器的直接读操作，NiosII 处理的 bootloader 分成
11、两种 模式： epcs bootloader、 flash bootloader。 5、用 uC/OS-II 操作系统实现以太网与轻量 IP 功能的时候，以太网的中断号至 少是 。 存储器 6、在 NiosII 的多处理器系统中，最常用的共享资源是 。 四、简答题（本大题共 5 个小题，共 38 分） 1 、简述 FPGA 稳定性设计原则。（5 分） 一 . 面积与速度折衷原则 面积和速度是 ASIC 芯片设计中一对相互制约、影响成本和性能的指标，贯穿 FPGA 设计的始终。在 FPGA 设计中，面积是指一个设计消耗的 FPGA 内部逻辑资源的数量，可以用消耗的触发器和查找表的个 数或者是等效
12、逻辑门数来衡量；速度是指一个设计在 FPGA 上稳定运行时所能达到的最高频率，由设计时 序状态决定。 关于面积和速度的折衷，应在满足设计时序和工作频率要求的前提下，占用最小的芯片面积；或者在 所规定的面积下，使得设计的时序余量最大，能够在更高的频率上稳定运行。通常，在资源足够的情况下， 更多是选择速度的最优，这也是 FPGA 的特点。在具体设计中，应根据具体性能指标要求，在保证系统功 二 . 硬件原则 第二个原则是硬件原则。 首先， 要注意 FPGA 的逻辑设计所采用的硬件描述语言 VHDL 或 Verilog 与软件语言 C 和 C有本质 区别，在使用硬件描述语言进行设计时，不应片面追求代码
13、的简洁。 其次，要采用正确的编码方法。要对所需实现的硬件电路的结构和相互连接有清晰的理解和构想，然 后再用适当的 VHDL 语言表达出来。 实际上综合软件对所写的代码在进行推论的时候， 得到的硬件结果会 因编码方式的不会而不同，直接影响硬件的实现。 三 . 系统原则 第三个原则是系统原则。FPGA 作为硬件系统设计，应该对设计全局进行宏观上的合理安排，包括逻辑 功能模块划分、时钟域信号的产生和驱动、模块复用、时序或引脚约束、面积速度折衷等。这些系统上的 考虑不仅关系到是否能够最大程度地发挥项目成员的协同设计能力，而且直接决定着设计的综合、实现效 果和相关的操作时间。 模块化设计是系统原则的一个
14、很好体现，它是自顶向下、模块划分、分工协作设计思路的集中体现， 是大型复杂系统的推荐设计方法。图 1 是模块化设计的简单流程。 四 . 同步原则 在设计电路时，可以有异步电路和同步电路两种实现方法。异步电路使用组合逻辑电路实现，没有统 一的时钟信号，容易产生毛刺和竞争冒险；同步时序电路使用组合逻辑和触发器实现电路功能，主要信号 和输出信号都由时钟驱动触发器产生，能够避免毛刺，信号稳定。 2、请以自己的语言描述什么是 SOPC？ 一般 SOPC 系统应具有哪些基本组件？ （5 分） (1), SOPC 它是用可编程逻辑技术把整个系统放到一块硅片上,来用于嵌入式系统的研究和 电子信息处理. SOP
15、C 是一种特殊的嵌入式系统,它是片上系统（SOC） ，即由单个芯片完成整个 系统的主要逻辑功能但它不是简单的 SOC,它也是可编程系统，具有灵活的设计方式，可裁减、 可扩充、可升级，并具备软硬件在系统可编程的功能。 (2) PLL. CPU. RAM. ROM. IO. FLASH .UART.TIMER. 3、请描述一下你对 IP 核的理解以及其类型，并简要给出各类型的定义和特点。 （5 分） (1). IP 核（Intellectual Property core）是一段具有特定电路功能的硬件描述语言 程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电 路芯片。 (2
16、). IP 内核的三种类型 IP 内核可以在不同的硬件描述级实现，由此产生了三类 IP 内核：软核 固核和 软核、固核 软核 固核 硬核。 硬核 (3). 软核 软核是用 VHDL 等硬件描述语言描述的功能块，但是并不涉及用什么具体电路 元件实现这些功能。软 IP 通常是以硬件描述语言 HDL 源文件的形势出现，应用开发过 程与普通的 HDL 设计也十分相似，只是所需的开发硬软件环境比较昂贵。软 IP 的设计 周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了 IP 的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计，从 而需要一定程度的软 IP 修
17、正，在性能上也不可能获得全面的优化。由于软核是以源代 码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。 硬核提供设计阶段最终阶段产品：掩模。以经过完全的布局布线的网表形式提供， 硬核 这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优 化。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级(RTL)文件， 因而更易于实现 IP 保护。 固核则是软核和硬核的折衷。大多数应用于 FPGA 的 IP 内核均为软核，软核有助于 固核 用户调节参数并增强可复用性。软核通常以加密形式提供，这样实际的 RTL 对用户是 不可见的，但布局和布线灵活。
18、在这些加密的软核中，如果对内核进行了参数化，那么 用户就可通过头文件或图形用户接口(GUI)方便地对参数进行操作。对于那些对时序要 求严格的内核(如 PCI 接口内核)，可预布线特定信号或分配特定的布线资源，以满足时 序要求。这些内核可归类为固核，由于内核是预先设计的代码模块，因此这有可能影响 包含该内核的整体设计。由于内核的建立(setup)、保持时间和握手信号都可能是固定 的，因此其它电路的设计时都必须考虑与该内核进行正确地接口。如果内核具有固定布 局或部分固定的布局，那么这还将影响其它电路的布局。 4、请简要写出 SOPC 的设计流程，同时以数字钟为例，画出设计流程图。（ 7分） (1)
19、 一、创建 Quartus II 工程 二、创建 Nios II 系统模块 一个完整的 Nios II 系统模块包括 Nios II 处理器和相关的系统外设。 创建系统 （输入系统的名字） 设置系统主频和指定目标 FPGA加入 Nios II CPU 模块加入 IP 外设模块（Nios II CPU 通过这些外设与外部硬件进行连接和通 讯） 分配 IP 外设模块的地址和中断号（中断号越低，中断优先级越高） 三、配置 Nios II 系统 四、将 Nios II 系统模块、LPM 和用户自定义模块连接起来 五、编译、引脚分配、编程下载 (2) 新建 quartusII 工程 新建 sopc 模块
20、 构建软核及端口 自动分配地址和 中断 打开 niosII 进行软 件开发 编译 编译 分配管脚 下载 编译 5、请简要描述用户自定义 IP 核的设计步骤。（8 分） .（1）.定义关键特征：核基本功能，可配置参数 （2）.计划和规范：1.详细的 ip 核功能规范 2.详细的 VIP 规范 3.详细的项目计划 （3）.设计验证 IIP 和 VIP （4）.产品化：附加的测试和最终的封装 （5）.Alpha 测试形成可用版本 6、SOPC 构建系统，当添加某一外设时，此时外设相当于从设备，描述一些常用从 设备与主机之间的接口信号类型及其宽度和方向。 （8分） 五、程序题（本大题共 2 个小题，共
21、 27 分） 1、用 Verilog HDL 或者 VHDL 编写 8bit 并行输入 1bit 串行输出的接口转换模块。 （提示：注意输入和输出的时钟） （12 分） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all; Entity bingzhuanchuan is Port (cp:in std_logic; cs:in std_logic; datain:in std_logic_vector(15 downto 0); out
22、put:out std_logic); end bingzhuanchuan; Architecture a of bingzhuanchuan is signal cnt:std_logic_vector(3 downto 0); signal z:std_logic; begin process(cp) begin if cs=1 then cnt=0000; elsif cpevent and cp=0 then if cnt=1111 then cnt=0000; else cntzzzzzzzzzzzzzzzz=datain(0); end case; end process; pr
23、ocess(cp,z) begin if cpevent and cp=0 then output=z; end if; end process; end a; 2、用 Verilog HDL 或者 VHDL 编写简单的 I2C 总线的控制器，用来向从设备中 的某个寄存器写入一个确定的值。 （提示：SCL=1，SDA 由 1 变到 0 时表示传输开始；SCL=1，SDA 由 0 变到 1 时表示传输结束。假设 I2C 总线从设备的地址为 0x90，向 0xAA 寄存器写入 0x55） （15 分）仅供个人用于学习、研究；不得用于商业用途。For personal use only in study and research; not for commercial use.Nur fr den persnlichen fr Studien, Forschung, zu kommerziellen Zwecken verwendet werden.Pour l tude et la recherche uniquement des fins personnelles; pas des fins commerciales. , , . 以下无正文
