1、四位全加器的电路和版图仿真,本文内容章节安排,第一章：概述加法器研究背景及意义及本论文的主要工作内容。第二章：介绍半加器、全加器，设计原理，在此原理上进行推广，设计出串行进位加法器，并对其进位进一步改进、优化，设计四位超前进位加法器，然后用数字电路设计软件Quartus II 进行了逻辑电路的初步设计与仿真验证，第三章：用S-edit软件将逻辑电路转化为CMOS电路图，并通过T-spice进行仿真实验，从而验证了电路的准确信。第四章：通过L-edit绘制出它的版图，并用LVS对它的版图与电路图进行了一致性检测及版图仿真，进一步验证了设计的正确性。最后对本文的设计进行结论。,设计过程,本题目标设
2、计面积小、功耗低、速度快的最基本电路四位全加器的电路和版图，并对其性能进行仿真。首先设计半加器、全加器全加器；在此原理上进行推广，设计出串行进位加法器，并对其进位进一步改进、优化，利用各位之间的状态来预先产生高位的进位信号，设计出四位超前进位加法器并分析了其组成结构、结构参数以及其工作原理，用数字设计软件Quartus II 进行了逻辑电路的初步设计与仿真验证。接着用S-edit软件将逻辑电路转化为CMOS电路图，并通过T-spice进行仿真实验，从而验证了电路的准确性。最后介绍了基于2umCMOS工艺版图设计的规则，通过L-edit绘制出它的版图，并用LVS对它的版图与电路图进行了一致性检测
3、及版图仿真，进一步验证了设计的正确性。,2.1 基本加法器,数字电子计算机能进行各种信息处理，其中最常用的是各种算数运算。因为算数中的加、减、乘、除四则运算，在数字电路中往往是将其转化为加法运算来实现的，所以加法运算是运算电路的基本单元。能实现二进制加法运算的逻辑电路称为加法器。,半加器,由真值表可知：当A，B中只有一个为1时，S0=1；当A，B同时为1时，C0=1：,半加器加器逻辑图及仿真图,全加器,在作二进制加法运算时，一般两个加数都不会是一位，而是多位的。因此需要考虑从低位来的进位，对于半加器而言，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器，其真值表参见表2-2所列
4、。,全加器,当Ai、Bi、Ci-1有两个以上1就会产生进位。当A1、B1、C0中有计数个1，Si为1，偶数个1为，Si为0。,全加器,在作二进制加法运算时，一般两个加数都不会是一位，而是多位的。因此需要考虑从低位来的进位，对于半加器而言，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器，其真值表参见表2-2所列。,全加器逻辑图及仿真图,四位串行进位加法器,串行进位加法器是比较简单、基本的加法器结构，也称为“行波进位加法器”一个四位的串行进位加法器要求4个全加器串联起来，进位输出位用来作为下一位的进位输入，设计思路如下：,四位串行进位加法器逻辑图及仿真图,超前进位加法器,为了提高
5、运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，利用各位之间的状态来预先产生高位的进位信号，于是制成了超前进位加法器。由全加器的真值表及基本加法器的公式可得串行全加器的Si和Ci的逻辑表达式：,四位串行进位加法器,定义两个中间变量Gi和Pi：,超前进位加法器,将以上的公式用逻辑图表达如下：,超前进位加法器,为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，利用各位之间的状态来预先产生高位的进位信号，于是制成了超前进位加法器。由全加器的真值表及基本加法器的公式可得串行全加器的Si和Ci的逻辑表达式：,超前进位加法器,因为设计的是四位加法器，其最低位C0为0，所以
6、将四位全加器的进位链优化如下，可大大简化电路，减少CMOS数量，以便减少后面版图的工作量。,超前进位加法器,优化后四位超前进位加法器进位的原理图如下：,用整套Tanner软件设计集成电路的流程12如图所示：,反相器的CMOS电路及仿真,1.根据设计要求划分功能模块,反相器的CMOS电路及仿真,1.根据设计要求划分功能模块,异或门的逻辑及CMOS电路,异或门的逻辑及CMOS电路仿真,四位串行进位加法器的逻辑及CMOS电路、仿真,四位串行进位加法器的逻辑及CMOS电路图仿真,四位超前进位加法器的逻辑和CMOS电路,四位超前进位加法器的CMOS电路仿真,以下为PMOS版图绘制的步骤：,1、绘制N阱2、绘制P Select3、绘制有源区4、绘制栅极多晶硅 5、绘制有源区接触孔,反相器版图的版图绘制,异或门CMOS电路版图,与门、或门版图的绘制,四位串行进位加法器版图的绘制,四位超前进位加法器版图的绘制,四位超前进位加法器版图仿真结果,
