1、数字逻辑课程设计报告 RS触发器的设计课 程 设 计 报 告课程名称 数字逻辑课程设计 课 题 RS触发器的设计 专 业 计算机科学与技术 班 级 0902 学 号 200903010225 姓 名 田鹏 指导教师 刘洞波 邓作杰 陈多 2011年 01月 09日课程设计任务书课程名称 数字逻辑课程设计 课 题 RS触发器的设计 专业班级 计算机科学与技术 学生姓名 田鹏 学 号 200903010225 指导老师 刘洞波 邓作杰 陈多 审 批 任务书下达日期： 2011年 01月 09日任务完成日期： 2011年 01月 21日一、设计内容与设计要求1设计内容：本课程是一门专业实践课程，学生
2、必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用 VHDL或者Verilog HDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。题目一 4线-16线译码器电路设计；题目二 16选1选择器电路设计；题目三 4位输入数据的一般数值比较器电路设计题目四
3、 10线-4线优先编码器的设计题目五 8位全加器的设计题目六 RS触发器的设计；题目七 JK触发器的设计；题目八 D触发器的设计；题目九 十进制同步计数器的设计；题目十 T触发器的设计；每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。参考书目1EDA技术与VHDL程序开发基础教程雷伏容,李俊,尹霞清华大学出版社978-7-302-22416-72010TP312VH/362VHDL 电路设计技术王道宪贺名臣_刘伟国防工业出版社7-118-03352-92004TN702/623VHDL 实用技术潘松,王国栋7-810657-81065-290-72000TP312VH/14VH
4、DL 语言100 例详解北京理工大学ASIC研究所7-9006257-900625-02-X1999TP312VH/35VHDL编程与仿真王毅平等人民邮电出版社7-115-08641-9200073.9621/W38V6VHDL程序设计教程邢建平_曾繁泰清华大学出版社7-302-11652-02005TP312VH/27/37VHDL电路设计雷伏容清华大学出版社7-302-14226-22006TN702/1852设计要求： 课程设计报告规范课程设计报告应包含如下几个部分1) 功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图2) 详细设计按照VHDL语言开发流程写出整个
5、开发过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。3) 调试分析以及设计体会a.仿真或程序下载调试（附界面截图）。b.设计过程中遇到的问题以及解决问题的方法。c.课程设计过程经验教训、心得体会。4) 书写格式见附带说明。5) 附录a.参考书目b.源程序清单（带注释） 考核方式指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。具体考核标准包含以下几个部分：1) 平时出勤 （占10%）2) 系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占
6、10%）3) 程序能否完整、准确地运行，个人能否独立、熟练地调试程序（占40%）4) 设计报告（占30%）5) 注意：不得抄袭他人的报告（或给他人抄袭），一旦发现，成绩为零分。6) 独立完成情况（占10%）。 课程设计验收要求7) 运行所设计的系统。8) 回答有关问题。9) 提交课程设计报告纸质稿。10) 提交源程序、设计报告文档电子稿。11) 依内容的创新程度，完善程序情况及对程序讲解情况打分。二、进度安排上机时间：十九周周二 8:00-12:00十九周周三 8:00-12:00二十周周一 14:00-18:00附带说明：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（程序清单）
7、。 正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、详细设计；三、程序调试；四、总结；五、附件（所有程序的原代码，要求对程序写出必要的注释）。正文总字数要求在5000字以上（不含程序原代码）。计算机与通信学院课程设计评分表课题名称： 项 目评 价设计方案的合理性与创造性设计与调试结果设计说明书的质量答辩陈述与回答问题情况课程设计周表现情况综合成绩 教师签名： 日 期： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTI
8、TY RS_clk ISPORT( S,R,res :IN std_logic;Q,NOT_Q:out std_logic);END RS_clk;ARCHITECTURE behav OF RS_clk ISsignal sel1,sel2: std_logic;BEGINprocess(res,sel1,sel2)beginif res=0 then sel1=0;sel2=1;elsif (S=1 and R=0) then sel1=1;sel2=0;elsif (S=0 and R=1) then sel1=0;sel2=1;elsif (S=0 and R=0) then sel1
9、=sel1; sel2=sel2;end if;Q=sel1;NOT_Q=sel2;end process;END behav;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RS_clk IS PORT( S,R,res :IN std_logic; Q,NOT_Q:out std_logic);END RS_clk;ARCHITECTURE behav OF RS_clk IS signal sel1,sel2: std_logic;BEGIN process(res,sel1,
10、sel2) begin if res=0 then sel1=0; sel2=1; elsif (S=1 and R=0) then sel1=1; sel2=0; elsif (S=0 and R=1) then sel1=0; sel2=1; elsif (S=0 and R=0) then sel1=sel1; sel2=sel2; end if; Q=sel1;NOT_Q=sel2; end process; END behav;mldule RS_FF(Q,QN,SDN,RDN);input SDN,RDN;output Q,QN;assign Q=(SDN & QN);assign QN=(RDN & Q);endmodule行为描述Module RS_FF_1(Q,QN,SDN,RDN);Input RDN,SDN;Output Q,QN;reg Q,QN;always (RDN or SDN)begin case(SDN,RDN) b00:begin Q=1; QN=1; end b01:begin Q=1; QN=0; end b10:begin Q=0; QN=1; end b11:begin Q=Q; QN=QN; end EndcaseEnd endmodule
