1、如果hold time不够，数据同样不能被打入触发器。建立时间（Setup Time）和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。9、什么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经
2、过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？常用逻辑电平：12V，5V，；TTL和CMOS不可以直接互连，由于TTL是在之 间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需 要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别为:Vih=,Vil=,Vol=. ttl的为:用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos. 11、
3、如何解决亚稳态。（飞利浦大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。1 降低系统时钟 2 用反应更快的FF 3 引入同步机制，防止亚稳态传播 4 改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。12、IC设计中同步复位与异步复位的区别。（南山之桥） 同步复位在时钟沿采复位信号，完成复位动作。异步复位不
4、管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE 与 MEELEY状态机的特征。Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这 14、多时域设计中,如何处理信号跨时域。不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号
5、等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的
6、设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。Delay T+T2max,T3holdT1min+T2min 17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决 定最大时钟的因素，同时给出表达式。T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;18、说说静态、动态时序模拟的优缺点。静态时序分析是采用穷尽分析方法来提取出整个电路存在的所
7、有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 上海笔试试
8、题） 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。22、卡诺图写出逻辑表达使。23、化简F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15）的和。（威盛） 卡诺图化简：一般是四输入，记住00 01 11 10顺序， 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the
9、CMOS inverter schmatic,layout and its cross sectionwith P-well its transfer curve （Vout-Vin） And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit ） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel
10、 width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos管搭出一个二输入与非门。（扬智电子笔试） 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input
11、has faster response for output rising edge.（less delay time）。（威盛笔试题circuit ） 29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试） 30、画出CMOS的图，画出tow-to-one mux gate。31、用一个二选一mux和一个inv实现异或。input a,b;output c;assign c=a?（b）:（b）;32、画出Y=A*B+C的cmos电路图。（科广试题） 33、用逻辑们和cmos电路实现ab+cd。34、画出CMOS电路的晶体管级电路
12、图，实现Y=A*B+C（D+E）。以上均为画COMS电路图，实现一给定的逻辑表达式。35、利用4选1实现F（x,y,z）=xz+yz。x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，1 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。化成最小项之和的形式后根据（A*B）*（C*D）=AB+CD 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。思路：得出逻辑表达式，然后根据输入计算输出 38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说
13、明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用与非门等设计全加法器。40、给出两个门电路让你分析异同。41、用简单电路实现，当A为输入时，输出B波形为（仕兰微电子） 写逻辑表达式，然后化简 42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。43、用波形表示D触发器的功能。easy 44、用传输门和倒向器搭一个边沿触发器。45、用逻辑们画出D触发器。46、画出DFF的结构图,用verilog实现之。47、画出一种C
14、MOS的D锁存器的电路图和版图。48、D触发器和D锁存器的区别。（新太硬件面试） 49、简述latch和filp-flop的异同。50、LATCH和DFF的概念和区别。51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。52、用D触发器做个二分频的电路.又问什么是状态图。53、请画出用D触发器实现2倍分频的逻辑电路？54、怎样
15、用D触发器、与或非门组成二分频电路？（东信笔试） 直接D触发器Q反相输出接到数据输入 55、How many flip-flop circuits are needed to divide by 16? （Intel） 16分频？4 56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知） 57、用D触发器做个4进制的计数。58、实现N位Johnson Counter,N=5。59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？60、数字电路设计当然必问Ve
16、rilog/VHDL，如设计计数器。61、BLOCKING NONBLOCKING 赋值的区别。非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中 阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中 62、写异步D触发器的verilog module。module df f8（clk , reset, d, q）;input clk;input reset;input 7:0 d;output 7:0 q;reg 7:always （posedge clk or posedge reset） if（reset） q = 0;else = d;endmodule 63、
17、用D触发器实现2倍分频的Verilog描述？ （汉王笔试） module divide2（ clk , clk_o, reset）;input clk , reset;output clk_o;wire in;reg out ;always （ posedge clk or posedge reset） if （ reset） out = in;assign in = out;assign clk_o = out;64、可编程逻辑器件在现代电子设计中越来越重要，请问：a） 你所知道的可编程逻辑器件有哪些？ b） 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。PAL，GAL，PLD
18、，CPLD，FPGA。module dff8（clk , reset, d, q）;input7:output7:reg7:always （posedge clk or posedge reset）化误差 b.直方图 c.白平衡 PCI：Peripheral Component Interconnect（PCI）， DDR：DoubleDataRate ECC：Error Checking and Correcting 模拟电路 1、基尔霍夫定理的内容是什么？（仕兰微电子） 在电子线路中，随便找个环路，取相同的参考方向的，环路电压之和为零。2、平板电容公式（C=S/4kd）。3、最基本的如三极
19、管曲线特性。4、描述反馈电路的概念，列举他们的应用。（仕兰微电子） 灵敏放大器 锁存器 。5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和 非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知） 6、放大电路的频率补偿的目的是什么，有哪些方法？频率补偿目的就是减小时钟和，使输入输出频率同步.频率补偿的根本思想就是在或反馈网络中添加一些元件来改变反馈的开环（主要是把高频时最小极点频率与其相近的极点频率的间距拉大）,破坏条件,经保证,并满足要求的稳定裕度,实际工作中常采用的方法是在基
20、本中接入由或RC元件组成的,来消去自激振荡.7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸） 9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。11、画差放的两个输入管。12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。13、用运算放大器组成一个10倍的放大器。14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某 点 的
21、rise/fall时间。（Infineon笔试试题） 15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通 滤 波器。当RCT时，给出输入电压波形图，绘制两种电路的输出波形图。16、有源滤波器和无源滤波器的原理及区别?（新太硬件） 17、有一时域信号S=V0sin（2pif0t）+V1cos（2pif1t）+V2sin（2pif3t+90）,当其通过低通、 带通、高通滤波器后的信号表示方式。18、选择电阻时要考虑什么？（东信笔试题） 19、在CMOS电路中，要有一个单管作为开关管精确传
22、递模拟低电平，这个单管你会用P管 还是N管，为什么？20、给出多个mos管组成的电路求5个点的电压。21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描 述 其优缺点。22、画电流偏置的产生电路，并解释。23、史密斯特电路,求回差电压。（华为面试题） 24、晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期.） 25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。26、VCO是什么,什么参数（压控振荡器?） （华为面试题） 27、锁相环有哪几部分组成？28、锁相环电路组成，振荡器（比如用D触发器如何搭）。29、求锁相环的输出频率，给了一个锁相环的结构图。30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举 31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线 无损耗。给出电源电压波形图，要求绘制终端波形图。32、微波电路的匹配电阻。33、DAC和ADC的实现各有哪些方法？34、A/D电路组成、工作原理。35、实际工作所需要的一些技术知识（面试容易问到）。如电路的低功耗，稳定，高速如 何 做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯 定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人 就
