1、Cadence进阶培训Cadence进阶培训一 元器件库的建立 1(创建元件封装所需要的焊盘 打开Allegro Project Manager，在Tools菜单里选择Library Tools/PadStack Editor,如图所示，打开Pad_Designer工具: 在Pad_Designer界面中有两个选项卡:Parameters和Layers。 在Parameters中对焊盘的基本属性做设定: Type栏选择焊盘的属性为通孔(Through)、埋盲孔(Blind/Buried)还是表层焊盘(Single); Internal layers栏选择内层是否固定; Units栏选择单位和精
2、度; Multiple drill栏设置一个焊盘上多个孔的位置; Drill/Slot hole栏选择孔径和打孔位置; Drill/Slot symbol栏设定钻孔符号，以区别不同类型的孔; Top view中可以预览创建的焊盘形状。 在Layers选项卡中对焊盘的层叠结构做设置，如图: 在Padstack layers中选择某一层，在下方的Regular Pad栏中定义此层焊盘的形状，可以有Square、Circle、Rectangle等形状供选择，在OffsetX、OffsetY中对焊盘的中心进行设置。 Thermal Relief是热隔离焊盘，Anti Pad是负片焊盘，一般我们不需要进
3、行设置。 如果是异形焊盘，则点击Regular Pad栏中的Shape栏，会弹出如下界面: 在此界面中选择一个已经编辑好的shape symbol即可，此时Regular Pad栏中的Width和Height等信息已经自动定义了，其他层同样可以如此设定。 shape symbol是通过APD建立*.ssm文件来形成的， 保存路径和器件封装保存路径一样。 建好一个焊盘后检查无误就可以选择保存，保存路径为APD工具中设定好的Pad Path。 2(创建元件的封装。 打开Allegro Package Designer,点击菜单File/New，创建一个新的文件，在弹出的New Drawing窗口中
4、输入新文件名称并选择Drawing Type，在Drawing Type栏中有各种类型的文件: Package/multi-chip:PCB版图文件，后缀名为.brd和.mcm; Module definition:自定义模块, 后缀名为.mdd; Package symbol:封装符号, 后缀名为.psm; Mechanical symbol:结构版图符号，后缀名为.bsm; Format symbol:格式图符号，后缀名为.osm; Shape symbol:填充图示符号,后缀名为.ssm; Flash symbol:花焊盘符号，后缀名为.fsm; 这里创建封装我们选择Package sy
5、mbol，在Drawing name栏中输入封装名，并通过后面的browse来选择保存路径，如图: 点击OK后进入PART Allegro Package编辑界面，操作界面于方式与Allegro Package Designer界面一致，只是工具栏略有不同，多了Add Pin和ref des的图标: 首先设定Drawing Size，确定好边界和原点，单位等信息。 点击Add Pin图标添加焊盘，在Control选项卡中进行参数设定: 点Padstack栏右侧按钮会弹出对话框如下，在列表中选择所需要的焊盘。 选择好焊盘后可以直接拖动鼠标放置，也可以输入坐标放置，此时控制栏窗口如下: Copy
6、mode栏选择放置方式 ; Qty表示x或y方向上需要放置焊盘的数量，Spacing表示相邻焊盘的间距，Order表示焊盘排列的方向;Rotation表示放置角度; Pin#表示管脚号; Text block表示字符大小 Offset X表示元件的中心位置。 焊盘放置后可以用TOOLS里的工具Padstack来进行修改，如图: 当焊盘的Pin Number与原理图不一致时会出现错误，所以在建封装的时候一定要确保Pin Number与原理图一致，这里用Text Edit命令来修改Pin Number，和修改其他字符一样。 创建丝印外框: 首先确定丝印框的大小，选择Add Rectangle命令，
7、在Control控制栏中选择类和子类，用鼠标拖动绘出丝印框。 加入丝印文字: 选择Add Text命令，选择好类和子类，在合适位置输入文。 移动坐标原点: 找到元件的中心坐标，如(x，y)，然后选择Set up/Drawing Size，在Move orgin栏中分别输入x、y，结束操作后再查看元件中心，坐标值变为(0，0)。 保存建好的封装: 选择save保存，生成.dra文件后，再点击create symbol，创建一个后缀名为psm的文件，即封装文件。 3 原理图符号的建立 打开Project Manager，在Cadence Product Choices中选择Allegro PCB
8、Librarian 610 在File/New中选择New Library，新建一个库文件。 打开新建的库文件，Project Manager面板如下图所示: 选择Library Explorer进入，如图所示，在窗口左边是你在cds.lib中定义的库，右边是库的详细信息，可以根据需要选择库进行编辑。 如要新建一个库，在File/New选择Build Library 建好库如图所示: 用鼠标右键点new-library在下拉菜单中选择New Part新建一个元件， 新建好的元件为空，不包含任何信息，在这里需要进行编辑，编辑库用到的工具是Part Developer。 选择要编辑的器件，点鼠标右
9、键在下拉菜单中选中Part Developer可以进入Part Developer编辑界面。 Part Developer工具可以编辑元件原理图库的符号，物理管脚对应信息等，可以在Library Explorer中进入，也可以直接在Project Manager中进入。其操作界面如下: 用鼠标右键点击Packages在下拉菜单中选择New，新建一个Package，如下图: 可以看到右边窗口中有三个选项卡，General、Package Pin和Part Table General选项卡: Logical&Physical Parts:显示元件的逻辑部分和物理部分; Class:选择元件类型;
10、RefDes Prefix:选择元件参考编号的前缀; Associated Footprints:选择元件的物理封装; Additional Properties:添加元件的属性; 在这里将Class栏选DISCRETE，RefDes Prefix栏选R，在Jedec Type栏选择zj0402，如图: hjc0805，Alt Symbols选择zj0603 、Package Pin选项卡: 选择Pins按钮，点击Add添加逻辑管脚，弹出如下窗口，在Scalar Prefix栏中输入管脚号，在Type栏和Location栏中选择ANALOG和Left，确定管脚的属性和位置后再点右下方的Add按
11、钮，添加后在窗口下方会显示出你定义好的管脚信息，可以直接修改。 逻辑管脚添加完后Package Pin选项卡如下，Logical Pins窗口中显示出刚才添加的两个逻辑管脚: 接下来在Physical Pins窗口中添加物理管脚，因为已经定义了封装，所以可以从封装中提取管脚，在Footprint菜单中选择Extract from footprint，提取后物理管脚信息如下图: 此时逻辑管脚和物理管脚还没有对应，所以需要进行逻辑管脚和物理管脚的映射: 选择逻辑管脚S1栏，同时选中物理管脚Number栏，点Map按钮，可见物理管脚的信息不再为空，此时完成逻辑管脚到物理管脚的映射。 检查无误后选择G
12、enerate Symbols创建符号信息 创建符号信息后窗口如下: 在左边窗口中Symbols一栏下不再为空，出现新建的符号sym-1，SSS则代表此符号信息对应的封装信息名，点击sym-1，窗口如下: 在Logical Pins中调整管脚的位置，在Symbol Outline中修改符号的外框，也可以在右边的预览图中直接修改符号。 此时原理图符号创建完毕，需要保存，如果提示出错，可以查看出错信息修改。 4(Part Table的建立 新建一个文本文档，作如下图所示输入: 在文档中，PART是元件名，例如刚才所建的元件sss，Part Table File通过此元件名映射到所建元件上，所以必须
13、保证元件名的正确和唯一性。 CLASS是指元件的类型，一般用DISCRETE而不用IC，其他的属性都是用户自定义。 二 出图系统应用 由Cadence公司为我所定制的中文出图系统分为两个部分，一是原理图出图系统，用于标准化输出结构件明细表和原理图;二是版图出图系统，用于标准化输出装配图和基板图。 1( 原理图出图系统 在安装了出图系统模块后，在命令栏中多出一栏“中文支持系统”。 选择“标准化输出”，弹出项目代码信息对话框。 输入相应信息后，点击确定，进入三表一致性输入系统。 重新打包设计，不屏蔽“DESCRIPTION”属性，且不更新版图文件，否则会出错。选择菜单命令Tools/Package
14、r Utilities/Bill of Materials，生成BOM.rpt，自动保存在“项目worklib设计BOM”路径下。在三表一致性输出系统中，点击BOM，弹出对话框。 单击BOM文件信息栏中浏览按钮，选择路径“项目worklib设计BOM”，点击重新生成，调用特定模板重新生成BOM表，点击读入，读入元器件信息。 按下确定后，该信息被导入明细栏内。 输出/明细表，导出WORD格式的明细表。 执行菜单命令绘制原理图时，输入输出端口以及厚膜电阻都是作为元件使用的，所以都在明细表中列出，项目负责人审核时，应注意将其删去，备注栏为空白，需手动添加信息。选择菜单命令输出/元件目录表(Text)
15、(注意:选择标注为Text格式的元件目录表，不可使用Word和Excel格式)，输出元器件清单。 2( 装配图出图系统 在安装了装配图出图系统后打开Allegro Package Designer，在菜单栏中会多出Allgrochinese一栏，如图: 在使用出图系统之前，需要给所绘制的版图添加装配图格式，选择Place Manually命令，在Advanced Settings选项卡中勾选Library， 在Placement list选项卡中选择FORMAT_1_SIZE_A4,如图: 将其放到编辑窗口中，此格式与我所要求的归档图纸格式一致 点击Hybrid Assymbol Page，进
16、入装配图出图系统，如图: 1)(勾选所需要生成的装配图，点Next按钮，进入下一步设置: 2)(添加各装配图文字标注信息，在窗口中输入文字然后点粘贴将文字拖放到编辑窗口中: 3)(选择装配图显示内容，也可以点设置按钮进入设置窗口改变默认设置， 选择各装配图后的显示按钮后，例如导电胶装配，编辑窗口如图: 可以看到灰度和色彩都发生了变化，而且相应的元件也会显示出装配信息，但是由于格式图太大，需要将其缩小才能与版图一致: 选择Manufacture/Dimension/Creat Detail命令，在Control栏Option选项卡里选择子类并选择放大缩小比例，在出图时我们选0.25，设置好后在编
17、辑窗口中选择要缩放的对象，用鼠标画一个矩形框将对象选定，在点击鼠标选择原点后就可以看到缩放后的图了，这里我们将格式图框缩小，如图所示: 最后需要将编辑好的装配图输出到PDF文档中，在Plot Setup中进行设置，调整好输出视图的大小，就可以进行输出了， 基板图的出图方式一般采用更简单的开关层和类的方法。具体操作可以参考第一次培训稿中关于层叠结构的讲解。 三(Cadence应用补充 此章节主要是讲解在原理图和版图设计中常用的一些可以提高效率的操作，作为第一次培训的补充。 1(原理图中属性的全局显示和全局屏蔽 由于原理图库中的元件包含了很多用户自定义属性，元件放置多后整个窗口就会显得很密，看不清
18、需要的信息，所以需要屏蔽一些不需要看见的属性，在这里我们使用Group/Create/By Expression命令，在Patter提示框中输入要屏蔽的属性名，将其提取出来，如图: 在属性高亮之后选择Group Property Display/invisible将起屏蔽掉，同样如果需要显示某一属性，则选择Group Property Display/both或者是Group Property Display/value。 如果不清楚属性名称，可以选择命令Text/Attributes，查看某一元件的属性名和属性值。 2(快速布局 当元件比较多时需要高效率的布局方式，通常使用quickplac
19、e命令， 打开APD，在Command中输入quickplace，会弹出quickplace窗口: 在此窗口中可以根据需要进行布局，如以位号顺序布局，以页面布局，以区域布局等等，还可以将元件步在需要的位置，如边框的上方或下方等。 如果原理图由几个相同的模块构成，建议在打包时将各个模块分别画在单独的一张原理图上，这样就可以使用Place by Schematic page number，将每个模块在布局的时候区分开来，避免出现混淆。 ( 同步布局 3在APD中是不能同步布局的，所以我们先使用PCB Design HDL工具来进行布局，之后在将工具换回APD 。 将原理图打包后，在Project Manager打开PCB Design HDL工具，将原理图窗口和PCB窗口都缩小，在PCB Design HDL设计界面中选择Place Manually命令，弹出Place Manually窗口，然后将鼠标移动到原理图中选中需要的元件，此时再将鼠标移回PCB设计窗口中时元件已经依附在鼠标上，可以进行放置了。
