1、27、wor和trior连线类型，在多重驱动时 ，具有 线或 特性的连线；wand和triand连线类型，在多重驱动时，具有 线与 特性的连线。28、Wire15:0 wire-b表示连线宽度为 16 位，其最高位为15 ，最低位为0 。29、tri7:0bus表示 定义了一个8位宽的线矢量，名字叫bus 。30、常用的register 型变量主要为 reg 、 integer 、 time 和 real 四种。31、若a=5b10x01,b=5b10x01,则a= =b的结果为 x a= = =b的结果为 1 32、若A=5b11011,B=5b10101,则有&A=0 |B=1 A=5b0
2、0100 A&B=5b1000133、若A=8b1000_0100则A3的结果为8b00010000；34、对于Verilog-HDL语言中的关键字，在建模时都必须 小 写。35、MAX+ plus软件是Altera公司自己开发的 第三代PLD开发 软件。36、MAX+ plus软件支持的设计的方式有图形输入、文本输入、波形输入和符号输入等不同的编辑方式。37、 MAX+ plus软件环境下，执行原理图输入设计法，应选择图形输入方式。其设计文件保存的扩展名应为.gdf .若在MAX+ plus软件环境下，执行文本输入设计法，应选择文本输入方式。对于Verilog语言其设计文件保存的扩展名应为.
3、v .第一部分思考题：1、谈谈你对EDA技术的理解。2、简要解释建模、仿真和综合的含义。 答：建模是指用硬件描述语言描述电路的功能。仿真是指验证电路的功能。3、EDA技术的主要特征有哪些？ 答：自顶向下的设计方法；采用硬件描述语言；高层综合优化；并行工程；开放性和标准化。4、什么是SOC和SOPC？SOC：System On a Chip，片上系统。SOPC：System On Programmable Chip，可编程片上系统。5、什么是硬件描述语言？用硬件描述语言设计电路有哪些优点？是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的功能、电路结构和连接形式；与传统的
4、门级描述方式相比，它更适合复杂数字电子系统的设计。突出的优点： 语言的公开可利用性； 设计与工艺的无关性； 宽范围的描述能力； 便于组织大规模系统的设计； 便于设计的复用、交流、保存和修改等。6、Top-Down与Bottom-Up的硬件电路的设计方法各有何优缺点?Top-Down的设计方法有利于早期发现结构设计上的错误，避免设计工作的浪费，减少了逻辑功能仿真的工作量，提高了设计的一次成功率。7、OLMC的主要功能是什么？简述GAL是如何实现组合电路和时序电路功能的？主要功能是提供时序电路需要的寄存器或触发器；提供多种形式的输入/输出方式；提供内总信号反馈，控制输出逻辑极性；分配控制信号。GA
5、L利用与或阵列加寄存器的结构实现组合电路和时序电路功能。8、什么是基于乘积项的可编程逻辑结构？通常它实现什么电路更优？CPLD是基于乘积项的可编程逻辑结构。适于实现复杂的组合逻辑；复杂的状态机；控制量多的逻辑；完全编码的状态机。9、什么是基于查找表的可编程逻辑结构？FPGA是基于查找表的可编程逻辑结构。适于实现数据通路功能；寄存器用量大的设计；算术功能；“One Hot” 方式编码的状态机。1、根据部分程序，用示意图表示a、b、c值发生的时刻 程序1：module a_bc1； reg a,b,c； begin b发生a发生c发生a= #5 1;17155b= #10 0;#c= #2 1;
6、end endmodule 程序2：module a_bc2；initial begina=#15 1；b=#5 0；c b3a,b ab18b1100_0110a&!a38b0010_10000000_00010111_00003a,b=48b0011_1001_1110_1110_0011_1001_1110_1110_0011_1001_1110_11101、 四选一数据选择器定义为UDP元件，且元件名称为MUX4-1。primitive MUX4-1（out,D1,D2,a,b,c,d）;output out;input D1,D2,a,b,c,d;table/ D1 D2 a b c
7、 d : out 0 0 0 ? ? : 0;0 0 1 ? 1;0 1 ? 0 ? 1 ?1 0 ?1 1 ? 0 : 1 :endtableendprimitive2、用case语句编写BCD码-七段数码管显示译码电路的Verilog程序，且模块名为de4-7数码管为共阴数码管。module dec4_7（a,b,c,d,e,f,g,D3,D2,D1,D0）;output a,b,c,d,e,f,g; input D3,D2,D1,D0; /输入的4位BCD码reg a,b,c,d,e,f,g;always （D3 or D2 or D1 or D0） case（D3,D2,D1,D0）
8、4d0:a,b,c,d,e,f,g = 7b1111110; 4d1:a,b,c,d,e,f,g = 7b0110000; 4d2:a,b,c,d,e,f,g = 7b1101101;4d3:a,b,c,d,e,f,g = 7b1111001;4d4:a,b,c,d,e,f,g = 7b0110011;4d5:a,b,c,d,e,f,g = 7b1011011;4d6:a,b,c,d,e,f,g = 7b1011111;4d7:a,b,c,d,e,f,g = 7b1110000;4d8:a,b,c,d,e,f,g = 7b1111111;4d9:a,b,c,d,e,f,g = 7b111101
9、1;default:a,b,c,d,e,f,g = 7bx; endcaseend3、用for语句编写一个7人投票表决的Verilog 程序，且模块名为Voter-7；多数赞成通过， 否则，不通过。module Voter-7（out,in）;outout out;input in;reg6:0in_buf;reg2:0count;reg out;integer I;always（in） in_buf=in; count=0;for（I=0;I=4）?1:0;endmodule4、用Verilog描述产生一周期为200ms的方波周期信号（至少用两种方法） 参考教材80页方法一： timesca
10、le 1ms/1ms module wave（wav）； output wav； reg wav； initial wav=0； forever #100 wav= wav;方法二：timescale 1ms/1ms module wave（wav ）； reg wav; fork 100 wav=1； 200 wav=0； 300 wavl； 400 wav0； 500 wavl ； join方法三： 100 wav =0； 100 wav =1； ； 100 wavl；5、请分别用结构建模、数据流建模描述图示电路： 参考教材134页描述方法一：采用结构建模方法描述 module gate（
11、F，A，B，C）；input A，B，C；output F；nand（F1，A，B）； /调用与非门实例and（F2，B，C）；not （F3，A）; /调用非门实例or（F，F1，F2, F3）； /调用或门实例描述方法二：采用数据流建模方法描述 module gate（F，A，B，C，）； inout A，B，C； output F； assign F=A | B |C ； /数据流描述时F必须是线型6、描述一个12位的二进制可逆计数器，该计数器有一个可逆控制端Contrl，Contrl为“1”，实现加计数，为“0”时，实现减计数，load为同步预置端，clear同步清零端。参考教材144
12、页module updown_count（d,clk,clear,load, Contrl,qd）;input11:0d; /预置的数据输入端input clk; /时钟输入端input clear; /同步清零端input load; /同步预置端input Contrl; /加减控制端output11:0qd; /12位计数器输出端口reg11:0cnt; /输出端口寄存器assign qd=cnt;always（posedge clk） if（!clear） cnt=12h000; /clear为0时清零 else if（load） cnt=d; /load为1时预置数据、输入端为d e
13、lse if（Contrl） cnt=cnt+1; /up_down为1时实现加法计数器 else cnt=cnt-1; /up_down为0时实现减法计数器7、描述一个序列码（100110010）的产生模型。参考教材146页module xlmcs（clock，z）；input clock；output z；reg z；parameter s0=1，s1=2，s2=3，s3=4，s4=5，s5=6，s6=7，s7=8，s8=9，s9=10，s10=11，s11=12，s12=13，s13=14，s14=15，s15=16；reg3：0moore_state； always（posedge c
14、lock） case（moore_state） s0：begin z=1；moore_state=s1； s1：begin z=0；moore_state=s2； s2：moore_state=s3； s3：moore_state=s4； s4：moore_state=s5； s5：moore_state=s6； s6：moore_state=s7； s7：moore_state=s8；s8：moore_state=s0；s9：s10：s11：s12：s13：s14：s15：8、描述一个序列码（101_0010_0101_1001）的检测模型。 module jc（z,clk,in）; out
15、put z;input clk,in;reg15:1cun,bz;reg z; bz=15b101_0010_0101_1001; cun=cun1; cun1=in; z=（cun=bz）?9、由一个10进制和6进制的计数器，分别用图形输入方式和文本输入方式设计实现60进制的计数器。module counter10（z,out, data,load,clk）;output z;output3:0 out; / 1位10进制数只需4位2进制数表示 input3:0 data; / data为计数器输入初值 input load,clk; / load数据输入标志位reg3:0out; alwa
16、ys（posedge clk） if（load） out=data; / load为高电平时，预置计数器初值 else if（out1010）z=1; /计数器已经计到9，输出进位标志else out=out+1; /计数器加1module counter6（z,out,data,load,clk）;output2: / 1位6进制数只需3位2进制数表示 input2:0data; else if（out110） /计数器已经计到5，输出进位标志module cnt60 （F, cout, cdata, cload, clock）; /调用刚才的模块组成60进制计数器input cload,
17、clock；input6:0 cdata; /高3位为十位， 低4位为个位output 6:0 cout;output F;wire a,b;counter10 u1（a,cout3:0,cdata3:0,cload,clock）; /调用10进制计数器（个位）counter6 u2（b,cout6:4,cdata6:4,cload,clock）; /调用6进制计数器（十位）and u3（F,a,b）; /当两个计数器的标志都置位时，60进制标志位置位10、描述用Verilog-HDL语言，建模的一般步骤（流程）？11、试述用Verilog-HDL语言，在MAX+ plus软件下，采用GW48
18、开发器和EPM7128LC8的FPGA器件，设计并验证某系统的主要步骤：1、 分析设计任务，功能模块划分。2、 程序编写3、 利用软件输入、选择器件EPM7128LC8、编译、仿真。4、 引角锁定、下载程序目标芯片。5、 在GW48开发器验证功能。12、异步（同步）带清零（置位）功能的上升沿（下降沿）触发的D触发器。参考教材142页* 异步清0、置1的D触发器描述。module DFF1（q,qn,d,clk,set,reset）;input d,clk,set,reset;output q,qn;reg q,qn;always（posedge clk or negedge set or ne
19、gedge reset） /*清0和置1均为 独立的触发事件，也就是说并未和时钟同步*/reset） begin q=0; /异步清0，低电平有效 qn=1; else if（!set） begin q=1; /异步置1，低电平有效 qn=0; else begin q=d; qn=d;* 同步清0、置1的D触发器描述 module DFF2（q,qn,clk,set,reset）;always（posedge clk） /*上升沿时钟触发事件是唯一的事件控制，后面的清0和置1 均在该事件发生时实现，这就是所谓的同步*/if（reset） beginqn=1; /同步清0，高电平有效else if（set） beginqn=0; /同步置1，高电平有效else beginqn=d;13、描述一个重复产生图示波形的Verilog-HDL模型。26 2 5 10 15 16 17 22 23 24 2 wav=1； 5 wav =0； 10 wav =1； 15 wav =0；16 wavl； 17 wav =0； 22 wav =1； 23 wav =0；24 wavl；26 wav =0；
