1、6二设计原理：1.1.31、版图设计的目标：1.1.42、版图设计的内容：三设计规则Design Rule ）：四设计内容：10五版图绘制结果：11六版图设计与绘制的体会总结：13高速设计PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.5 的PCB仿真流程。1.1高速信号与高速设计通常认为如果数字逻辑电路的频率达到或者超50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量比如说1/3），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿的对应关系。PCB 板上每单位英寸的
2、延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。图1-2 信号上升时间与允许布线长度的关系设Tr 为信号上升时间， Tpd 为信号线传播延时（见图13。如果Tr4Tpd，信号落在安全区域。如果2TpdTr4Tpd，信号落在不确定区域。如果Tr2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。图1-3 信号传播延时与上升时间的关系传输线效应PCB 板上的走线可等效为图1-4所示的串联和并联的电容、电阻和电感结构。图1-4 传输线等效电路基于上述定义的传输线模型，归纳起来，传
3、输线会对整个电路设计带来以下效应： 反射信号 延时和时序错误 多次跨越逻辑电平门限错误 过冲与下冲 串扰电磁辐射1.2高速PCB仿真的重要意义从根本上讲，市场是电路板级仿真的强劲动力。在激烈竞争的电子行业，快速地将产品投入市场至关重要，传统的PCB 设计方法要先设计原理图，然后放置元器件和走线，最后采用一系列原型机反复验证/测试。修改设计意味着时间上的延迟，这种延迟在产品快速面市的压力下是不能接受的。1.3 基于allegro的仿真设计流程Cadence 板级系统设计的基本流程如图1-5所示：图1-5 Allegro板级设计流程基于Cadence Allegro 设计工具的PCB 设计流程图如
4、图1-6所示：图1-6 Allegro PCB 设计流程以下是集成电路版图设计的部分流程与感想：（可作为参考1.通过本次实验，熟悉L-edit软件的特点并掌握使用L-edit软件的流程和设计方法；2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路版图设计的准则以及各个图层的含义和设计规则；3.掌握数字电路的基本单元CMOS的版图，并利用CMOS的版图设计简单的门电路，然后对其进行基本的DRC检查；4.掌握的掩模板设计与绘制。1、版图设计的目标：版图 layout） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相
5、关的物理信息数据。版图设计是创建工程制图网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面：满足电路功能、性能指标、质量要求；尽可能节省面积，以提高集成度，降低成本；尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。2、版图设计的内容：布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。布线：设计走线，实现管间、门间、单元间的互连。尺寸确定：确定晶体管尺寸W、L）、互连尺寸连线宽度）以及晶体管与互连之间的相对尺寸等。版图编辑Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。布局布线Place and ro
6、ute ）：给出版图的整体规划和各图形间的连接。版图检查Layout Check ）：设计规则检验DRC,Design Rule Check）、电气规则检查ERC,Electrical Rule Check）、版图与电路图一致性检验LVS,Layout Versus Schematic ）。设计规则是设计人员与工艺人员之间的接口与“协议”， 版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何设计规则通常有两类：微M准则：用微M表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。
7、准则：用单一参数表示版图规则，所有的几何尺寸都与成线性比例。设计规则分类如下：1.拓扑设计规则绝对值）：最小宽度、最小间距、最短露头、离周边最短距离。2.设计规则相对值）：最小宽度w=m、最小间距s=n、最短露头t=l、离周边最短距离d=h由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）。宽度规则width rule）：宽度指封闭几何图形的内边之间的距离。间距规则 不同工艺层的间距（separation交叠规则Overlap rule） 交叠有两种形式：1）一几何图形内边界到另一图形的内边界长度intersect）2）一几何图形外边界到另一图形的内边界长度en
8、closure）Intersect enclosure因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理版图的设计与整个电路的性能面积、速度、功耗）关系密切。 另一方面，逻辑门精密的版图设计需要花费很多的时间与精力。这在按照严格的限制对电路的面积和性能进行优化时是非常需要的。但是，对大多数数字VLSI电路的设计来说，自动版图生成是更好的选择如用标准单元库，计算机辅助布局布线）。为判断物理规范和限制，VLSI设计人员对物理掩膜版图工艺必须有很好的了解。面积、速度、功耗）关系密切 。CMOS逻辑门掩膜版图的设计是一个不断反复的过程。首先是电路布局实现预期的逻辑功能
9、）和晶体管尺寸初始化实现期望的性能规范）。绘制出一个简单的电路版图，在图上显示出晶体管位置、管间的局部互连和接触孔的位置。 MOSIS版图设计规则步骤举例）：有了合适的版图结构后，就可以根据版图设计规则利用版图编辑工具绘出掩膜层。这个过程可能需要多次反复以符合全部的设计规则，但基本布局不应有太大的改变。进行DRC设计规则检查）之后，就在完成的版图上进行电路参数提取来决定实际的晶体管尺寸，更重要的是确定每个节点的寄生电容。提取步骤完成后，提取工具会自动生成一个详细的SPICE输入文件。在就可以使用提取的网表通过SPICE仿真确定电路的实际性能，如果仿真出的电路性能如瞬态响应时间或功耗）与期望值不
10、相符，就必须对版图进行修改并重复上面的过程。版图修改主要是对晶体管尺寸中的宽长比进行修改。这是因为管子的宽长比决定器件的跨导和寄生源极和漏极电容。为了减小寄生效应，设计者也必须考虑对电路结构进行局部甚至全部的修改。掩膜版图设计流程图:1、设计一个CMOS反相器：要求：采用N阱工艺完成CMOS反相器版图的设计。解读：P型MOS管必须放在n阱区。PMOS的有源区、n阱和n区的最小重叠区决定n阱的最小尺寸。n有源区同n阱间的最小间距决定了nMOS管和pMOS管的距离。通常，将nMOS管和pMOS管的多晶硅栅极对准，这样可以由最小长度的多晶硅线条组成栅极连线。在一般版图中要避免出现长的多晶硅连接的原因
11、在于多晶硅线条过高的寄生电阻和寄生电容会导致明显的RC延时。掩膜版图的最后一步是在金属中形成输出节点VDD和GND接触孔间的局部互连。掩膜版图中的金属线尺寸通常由金属最小宽度和最小金属间距同一层上的两条相邻线间）决定。为了得到合适的偏置，n阱区必须也有一个VDD接触孔。每当有源区被nSelect包围时就形成n+每当有源区被pSelect包围时就形成p+每当多晶穿越n+区时就形成nFET 每当多晶穿越p+区时就形成pFET 若无接触孔有源区接触、多晶接触、通孔），n+、p+、多晶硅、各层金属即使相互交叉，也不会形成电连接2、设计： 设计规则：多晶硅最小宽度为2 解读：设计步骤大体和COMS反相器
12、差不多，只是过比CMOS反相器复杂，需注意各层之间的连接关系。1 CMOS反相器的版图设计结果 有错误的版图 正确的版图2.的版图设计结果： 有错误的结果通过这次华大九天EDA软件的训练，我已经初步的掌握了华大九天EDA软件的基本操作方法，并能够独立的运用该软件设计版图，灵活的根据要求绘制版图，我想这对我今后学习或者工作大有裨益，今后，我要更多的运用该软件，达到熟练掌握的目的，在我们锻炼动手能力的同时，学到更多的有关专业知识。这次版图设计我做的是*的设计。在我做集成电路版图设计过程中的困难之一是分不清楚集成器件的工艺层次结构。第一次使用华大九天EDA软件进行版图设计的过程中，对于工艺部分的尺寸
13、调节这个环节是个相当繁琐的工作。不过在后来的摸索中我熟悉使用了Bottom left corner and dimensions的调节规则，方便了我后来的版图设计与调节。在做集成电路版图设计的过程中，我觉得这样做可以提高版图制作效率。再设计出电路的前提下，熟悉设计规则后，在编辑界面上先依据设计规则大概绘制出版图结构，进行DRC仿真后再依次改正错误。调节各部分尺寸的过程中show box coordinates项选择Bottom left corner and dimensions，我觉得这个调节相对比较方便。尽管在集成电路版图设计的过程中遇到了很多问题，但是通过这次集成电路版图设计让我再次认识到英语以及自我学习能力的重要性。其次，对于国产集成电路EDA软件来说，华大九天EDA软件能够发展到这样的地步的确是一件值得欣慰的事情，它让我们看到了国产集成芯片设计的未来。很感谢这次难得的锻炼机会，我们会怀着今天的感觉在集成电路的事业上继续走下去，为中国集成电路事业奋斗。
