1、 QC = carryin; process（clk） if （clkevent AND clk=1） then carryin=0; if（count1=1001）then count1=0000 count2=count2+1; else=count1+1; END if; if（count2=0101AND count1= END process;END func;cnt60仿真波形：2 cnt24子模块代码：ENTITY V_cnt24 ISPORT （ clk : Q0,Q1,Q2,Q3,Q4,Q5:END V_cnt24;ARCHITECTURE func_cnt24 OF V_c
2、nt24 ISevent and clk=） then 0010 AND count1=0011END func_cnt24;cnt24仿真波形：3 cnt1000字模块代码：entity V_cnt1000 isport（ clk :in std_logic; cnt1000 :out std_logic; clk_c :out std_logic）;end V_cnt1000;architecture bhv of V_cnt1000 is signal tmp:std_logic_vector（9 downto 0）;signal amp:std_logic_vector（8 downt
3、o 0）;begin beginif （clk if （tmp=1023）then tmp0000000000 else tmp=tmp+1; end if;if （tmp511） then cnt1000 else cnt1000end if;end process; if （amp=511）then amp000000000 else amp=amp+1;if （amp255） then clk_c else clk_cend bhv;cnt1000仿真波形：4 clk_c子模块代码：library IEEE;use IEEE.std_logic_1164.all;use IEEE.std
4、_logic_unsigned.all;ENTITY V_clk_c ISPORT （clk,CLK_C,M1,S1,SS,MM,HH,CTRL : IN STD_LOGIC; CLKS,CLKM,CLKH : OUT STD_LOGIC）;END V_clk_c;ARCHITECTURE func OF V_clk_c IS processCLKS=（CTRL AND CLK） OR（NOT CTRL） AND HH AND MM AND （NOT SS） AND CLK_C）;CLKM=（CTRL AND S1） OR（NOT CTRL） AND HH AND （NOT MM） AND S
5、S AND CLK_C）;CLKH LED1LED2LED3LED4LED5LED6 code（0）=LED1Q_0;code（1）=LED1Q_1;code（2）=LED1Q_2;code（3）=LED1Q_3; WHEN 001 code（0）=LED2Q_0;=LED2Q_1;=LED2Q_2;=LED2Q_3;010 code（0）=LED3Q_0;=LED3Q_1;=LED3Q_2;=LED3Q_3;011LED1=LED4Q_0;=LED4Q_1;=LED4Q_2;=LED4Q_3;100 code（0） NULL; END CASE;process（code）CASE code
6、ISWHEN SE_ASE_BSE_CSE_DSE_ESE_FSE_GEND CASE;END process; if（clk ctrl=ctrl+1; if（ctrl= ctrldisplay仿真波形：6de4_7子模块代码：use ieee.STD_logic_1164.ALL;use ieee.STD_logic_unsigned.ALL;ENTITY V_de4_7 IS PORT （ a,b,c,d : in std_logic; se_a,se_b,se_c,se_d,se_e,se_f,se_g : out std_logic）;END V_de4_7;ARCHITECTURE
7、actde4_7 OF V_de4_7 ISsignal segment : std_logic_vector（6 downto 0 ）;signal input : std_logic_vector（3 downto 0 ）; se_a=segment（0）; se_b=segment（1）; se_c=segment（2）; se_d=segment（3）; se_e=segment（4）; se_f=segment（5）; se_g=segment（6）; input（0）=d; input（1）=c; input（2）=b; input（3）=a; process（a,b,c,d） b
8、egin case input is when segment0000000 end case; end process;end actde4_7;de4_7仿真波形：7. mul8_1子模块代码：LIBRARY IEEE;use ieee.STD_LOGIC_1164.ALL;ENTITY V_mul8_1 IS PORT（ ST: A: IN STD_LOGIC_VECTOR（2 DOWNTO 0）; D: IN STD_LOGIC_VECTOR（7 DOWNTO 0）; Q:END V_mul8_1;ARCHITECTURE HBV OF V_mul8_1 ISSIGNAL Q1: STD_LOGIC;PROCESS（a）IF ST= THEN Q1 END IF;END PROCESS;Q= Q1;END HBV;mul8_1仿真波形：二 总体资源占用率：50%
