1、数字时钟设计数电课程设计报告课程设计（论文）课程名称： 数字电子技术基础 组 别： 12 题 目： 数字时钟设计 院 （系）： 机械电子工程系 专业班级： 电信0901 姓 名： 王羽笙 学 号： 26 指导教师： 史毅敏 2011年12月30日摘 要 此次数字时钟的设计，是以同步加法计数器74LS161为基础的时序逻辑电路设计，其有较强的实际应用性。74LS161可以灵活的应用于各种数字电路的设计，实现各种功能。在本设计中，我使用74LS161的各种级联方式实现了多级多进制的计数并分级连接数码管，实现了数字时钟的功能。关键词：数字时钟，计数器，级联，74LS161目 录1.设计任务12.设计
2、方案13.电路设计64.整体电路图的仿真测试及性能检测95.心得体会136.参考书目14数字时钟设计第一部分 设计任务设计任务及要求或目的、用途。1.内容及要求。 数字时钟设计：设计一个具有时、分、秒的十进制数字显示的计数器。用MULTISIM软件实现，并用protel画出PCB板2.用途： 此设计可以应用于各种计时器，通过调节脉冲，可以构成秒表，电子时钟以及各种显示方案的计时/计数设备。第二部分 设计方案整体思路： 本题目的要求是做一个能显示时、分、秒的计数器，那么这个电路就用该包含3部分:第一部分提供周期的脉冲信号；第二部分是以第一部分为输入源的组合计数器；第三部分是显示部分，把第二部分计
3、数的结果按照一定的方式显示出来。1.设计思路1.1.信号源 信号源要求是有周期的脉冲输入才能够进行计数，应选择方波输入的脉冲信号1.2.计数器 计数器应该分为3部分，分别记录时、分、秒。1.2.1.计秒位 一分钟有60秒，故秒位应该用60进制的计数器。记秒位要显示2位数，并且没有集成的60进制计数器，所以级联的计数器应该可以实现两位输出。每计60秒秒位将会向分位进一并且本位清零。1.2.2.计分位 一小时有60分钟，故分位也应该用60进制的计数器。和记秒位一样，记分位同样要显示2位数，且没有集成60进制计数器，所以级联的计数器应该可以实现两位输出。每计60分分位将会向小时位进一并且本位清零。1
4、.2.3计小时位 一天有24小时（这里设计的是24小时制计数器），故秒位应该用24进制的计数器。记小时位要显示2位数，并且没有集成的24进制计数器，所以级联的计数器应该可以实现两位输出。每计满24小时本位将会进行一次清零。1.3.显示输出 小时、分钟、秒这3位每位都需要输出两位数，故总共会有6位数输出。将输出显示要使用显示译码器/数码管连接到每一个计数器的输出端1.4进位和清零 进位和清零应该是同步的，即当秒位计满60秒的瞬间，应该同时发出一个进位脉冲给下一级计数器和一个本位的清零脉冲进行清零。故可以用逻辑门在两级计数器之间进行连接以实现功能。2.设计方案及其论证 按照整体思路，设计方案如下：
5、 使用同步加法计数器74LS161构成60进制加法计数器作为第一级（秒）计数器。在秒的个位计数到10的瞬间，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。秒的十位加法计数器在计数到6的瞬间，向本位发送一个清零信号，并同时向分位的个位发送一个进位脉冲。这样就构成了一个级联而形成的60进制带进位与清零的加法计数器。 按照同样的方法，可以构成分位的计数器。 小时位和分位、秒位不同，它是以10进制来显示24进制数，所以清零与计数的方式要有所改变。小时位有两个清零信号： 在小时的个位计数到10的瞬间，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。 在小时的十位计数到2并且个位计数到4的瞬
6、间，向个位和十位同时发送一个清零信号。3.元器件的选择3.1.电压源 考虑到74LS161的工作电压，仿真电路选用5V的电压源VCC。3.2.脉冲信号 进过计算，60Hz的方波可以满足每秒一个脉冲输入的要求。输入元器件3.3.计数器 本次设计采用同步加法计数器74LS161。74LS161 为可预置的4 位二进制同步计数器,它可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能其管脚图如下：图一 74LS16174LS161 的清除端是异步的。当清除端CLEAR 为低电平时，不管时钟端CLOCK 状态如何，即可完成清除功能。74LS161的预置是同步的。当置入控制器LOAD
7、 为低电平时，在CLOCK上升沿作用下，输出端QAQD 与数据输入端AD 相一致74LS161的计数是同步的，靠CLOCK 同时加在四个触发器上而实现的。当ENP、ENT 均为高电平时，在CLOCK上升沿作用下QAQD 同时变化，从而消除了异步计数器中出现的计数尖峰。在CLOCk 出现前，即使ENP、ENT、CLEAR 发生变化，电路的功能也不受影响。74LS161有超前进位功能。当计数溢出时，进位输出端（RCO）输出一个高电平脉冲，其宽度为QA 的高电平部分。74LS161在不外加门电路的情况下，可级联成N 位同步计数器。图二 74LS161功能表3.4.译码器 显示计数结果需要用到显示译码
8、器DCD_HEX图三 两个正在工作的显示译码器DCD_HEX3.5逻辑门 本设计需要用到非门（7405N）和与非门（7400N）图四 非门（7405N）和与非门（7400N）第三部分 电路设计1.输入 A-D置位端接地（置零），ENT和ENP以及CLR接VCC(置1），CLK接时钟输入的负极（因为是低电平有效）按照图示方法接线。图五 输入端的连接2.计数器初始方案：本次试验设计要设计60和24进制加法计数器，其大于一个74LS161的计数范围需要进行级联。借助Cr对计数器清零，可以实现60进制的计数。当且仅当秒的个位计数到10的瞬间，即输出为1010时，向本位发送一个清零信号（，并同时向十位发
9、送一个进位脉冲。改进方案：由于74LS161直接清零方式为异步清零，这种清零方式会导致清零的不可靠。在使用这种方案的时候，必须要把脉冲调整到一个较低的周期，才会产生有效地清零和进位信号。故需要对清零进行一定的改进，使不可靠清零变成可靠清零。74LS161的预置是同步的，所以我利用预置端的ABCD四个端口来实现清零。把A-D接地（低电平）后，当置入控制器LOAD 为低电平时，在CLOCK上升沿作用下，输出端QAQD 会与数据输入端AD 相一致。通过采用预置的方式，可以确保清零的稳定。再次改进：在改进之后，仍存在一些问题。为了使清零和进位同步进行，我把清零的输出端引出一根线，加上非门引入下一级计数
10、器的输入端（因为CLK输入端是高电平有效，而预置、清零是低电平有效）。按照这种方法，可以实现多重清零方式，从而可以实现24进制用10进制显示的计数方式，并且清零和进位的可靠性与同步性得到了极大地提高。连接如图所示，其中A端是连接下一级脉冲信号的输入端；B端是用于清零的低电平信号，连接到置位端，当计数器输出为10（1010B）时会通过与非门产生一个清零信号；C是进位端，在清零端上加了一个非门形成。BCA图六 单级计数器 按照每位的进位/清零要求，把留个计数器进行级联：图七 计数器的级联4.显示输出结果 每一级计数器的QAQD 为计数结果输出端，使用显示译码器DCD_HEX连接其输出端，可以显示当
11、位的计数状态。使QAQD 分别连接D0-D3即可显示。图八 译码器连接5.整体电路图九 整体电路连接第四部分 整体电路图的仿真测试及性能检测1、电路的安装调试（仿真） 电路连接如图九所示，运行电路，开始测试。2、性能指标测量及记录 2.1秒位的计数测量 图十 9秒状态 图十一 10秒的状态秒位的进位和清零（左边为9秒，右边为10秒）2.2.秒位向分位进位和清零图十二 59秒状态图十三 1分钟（60秒）状态2.3分位的计数测量 图十四 9分状态图十五 10分状态2.4分位向小时位进位和清零图十六 59分钟状态图十七 60分钟（一小时）状态2.5小时位的计数图十八 9小时状态图十九 10小时状态2
12、.6小时位的清零图二十 23小时59分59秒状态图二十一 24小时整（0时）状态第五部分 收获与心得体会此次为期2周的课程设计到此告一段落，在此次课程设计中，我有很多感触。课程设计是我们专业课知识综合运用的实践训练，是对专业知识的总结与考察，是从事将来的工作前的一个不可或缺的过程。刚拿到设计题目时，我还是比较迷茫的，感觉无从下手。所以我并没有急于下手，而是花了一天的时间去分析题目，设计出其大致运行原理，并进行一定的论证和改进。在方案确定之后，我再去查阅资料，选定芯片，通过所选芯片的参数和功能来重新改进设计方案。至此，我的思路已经非常清晰。所以在第二天，我在电脑上只用了一个小时就完成并进一步改进
13、了我的设计，并且完成了验证。在本次课程设计中，我发现了很多问题，虽然上学期也做过这样的课程设计，但是这次设计让我有了很大的长进。通过这次设计，我把理论和实际紧密的联系在了一起，感觉学习的深度在课本的基础上更深入了一层。有些事情，只有我们真正去做了，才能真正的掌握它，理解的更加深刻。光学理论知识是远远不够的。 总的来说，此次课程设计虽有挫折，但还是收获颇丰。参考书目：1 周志敏等，集成稳压电源电路图集，北京，中国电力出版社, 2008.2 高吉祥，全国大学生电子设计竞赛培训系列教程数字系统与自动控制系统设计，北京，电子工业出版社，2007.3 黄智伟等，全国大学生电子设计竞赛系统设计，北京，北京航空航天大学出版社，2008.4 彭介华，电子技术课程设计指导，高等教育出版社，北京，19975 云立实，数字电子技术基础，西安电子科技大学出版社，西安，2008
