1、 CPU时间=CPU时钟周期数 X CPU时钟周期长。10 CPI：执行一条指令所需要的平均时钟周期数，可用下式计算 CPI=执行某段程序所需的CPU时钟周期数/该程序包含的指令条数。11 MIPS：平均每秒执行多少百万条定点指令数，用下式计算 MIPS=指令条数 /（程序执行时间 106）12 FLOPS：平均每秒执行浮点操作的次数，用来衡量机器浮点操作的性能，用下式计算 FLOPS=程序中的浮点操作次数/程序执行时间（秒）3、计算机硬件系统的概念性结构，各个部分的作用。（1）计算机硬件系统由运算器、控制器、内存储器、输入设备、输出设备五大部分构成，一般还要包括它们之间的连接结构（总线结构）
2、；（2）将运算器、控制器、若干的寄存器集成在一个硅片上，称为中央处理器CPU；（3）由于输入设备、输出设备与CPU、内存的处理速度差异，所以输入、输出设备通过适配器与总线、CPU、内存连接；（4）概念性结构如下图所示；（5）控制器的作用有三个方面：存储程序控制方式（指令控制）、操作控制、时间（时序）控制。基本任务如下：从内存储器中按一定顺序取指令译码（翻译）、产生控制信号控制取操作数（源操作数、目的操作数）控制执行（运算）控制保存结果形成下条指令地址（顺序、转移）（6）运算器的作用：由算术逻辑运算部件ALU、寄存器、数据通路组成。实现数据的加工和处理（算术运算、逻辑运算、移位运算、关系（比较）
3、运算、位运算）；（7）存储器的作用：存储程序和数据，记忆部件；（8）适配器的作用：在主机与I/O设备之间起数据缓冲、地址识别、信号转换等；（9）总线的作用：多个部件分时共享的信息传送通路，用来连接多个部件并为之提供信息传输交换服务。（注：后续章节还会逐步扩充）4、指令流、数据流？计算机如何区分指令和数据？指令流：在取指周期中从内存中读出的信息流称为指令流，它通过总线、CPU内部数据通路流向控制器。数据流：在执行周期中从内存中读出的信息流称为数据流，它通过总线、CPU内部数据通路流向运算器。 从时间上来说，取指令事件发生在取指周期（取指令阶段），取数据事件发生在执行周期（执行指令阶段）；从空间（
4、处理部件）上来说，指令一定送给控制器，数据一定送给运算器。5、冯诺依曼计算机的技术特点由运算器、控制器、存储器、输入设备、输出设备五大部分构成计算机硬件系统概念结构；采用二进制代码表示数据和指令；采用存储程序控制方式（指令驱动）。第二章 运算方法和运算器1、原码、补码、反码、移码的求法及表示范围。（1）首先应明确机器字长；（2）原码、补码、反码、移码的求法；（3）表示范围；机器字长=8机器字长=16定点小数定点整数原码-（1-2-7）至+（1-2-7）-127+127-（1-2-15）+（1-2-15）-32767+32767补码-1-128-32768反码移码2、补码加减法运算，加法运算溢出
5、检测。（1）补码加法运算规则（2）补码减法运算规则（3）变形补码表示法00 表示正数11 表示负数（4）变形补码运算：规则同补码加减法运算规则，双符号位数值化、参加运算。（5）加法运算溢出检测1）单符号位法2）双符号位法参见例题、习题3、并行加法器的进位方法及逻辑表达式（1）直接从全加器的进位公式推导。（2）串行进位：某位的运算必须等到下一位的进位传递来以后，才能开始。也就是进位从最低位向最高位逐级传递，速度慢。 C1=G0+P0C0 C2=G1+P1C1 C3=G2+P2C2 C4=G3+P3C3 （3）并行进位：所有进位可以同时产生，实际上只依赖于数位本身、来自最低位的进位C0。 C1=G
6、0+P0C0 C2=G1+P1G0+P1P0C0 C3=G2+P1G1+P2P1G0+P2P1P0C0 C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0 其中： G0=A0B0 P0=A0+B0 G1=A1B1 P1=A1+B1 G2=A2B2 P2=A2+B2 G3=A3B3 P3=A3+B3Gi：进位产生函数，表示两个数位都为1Pi：进位传递函数，表示某位上的两个数位有一个为1，如果来自低位的进位为1，则肯定会产生进位。4、浮点加减法运算方法。 比较阶码大小、对阶 尾数加减法运算 规格化处理 尾数舍入处理 溢出判断5、流水线原理、时钟周期确定、时间公式、加速比、时
7、空图（1）把一个任务分割为一系列的子任务，使各子任务在流水线中时间重叠、并行执行。过程段Si之间重叠执行。（2）时钟周期的确定所有Si中执行时间最大者，参见例2.32。（3）时间公式（理想）（K+（n-1）T（4）加速比 Ck = TL / Tk = （nk）/（k（n1） 当任务数很大时，采用一个任务的完成时间相比，参见例2.32。（5）流水线时空图第三章 存储系统存储容量：指一个存储器中可以容纳的存储单元总数。典型的存储单元存放一个字节，因此通常用字节数来表示，KB、MB、GB、TB。存取时间：读操作时间指一次读操作命令发出到该操作完成、数据读出到数据总线上所经历的时间。通常写操作时间等于
8、读操作时间，故称为存取时间。存取周期：也称读写周期，指连续启动两次读/写操作所需间隔的最小时间。通常存储周期略大于存取时间，因为数据读出到总线上，还需要经过数据总线、CPU内部数据通路传递给控制器/运算器。存储器带宽：单位时间里存储器可以存取的信息量，通常用位/秒、字节/秒表示。2、存储器的分级结构。对存储器的要求是容量大、速度快、成本低，但是在一个存储器中要求同时兼顾这三个方面的要求是困难的。为了解决这方面的矛盾，目前在计算机系统中通常采用多级存储器体系结构，即高速缓冲存储器、主存储器和外存储器。CPU能直接访问高速缓冲存储器cache和内存；外存信息必须调入内存后才能为CPU进行处理。（1
9、）高速缓冲存储器：高速小容量半导体存储器，强调快速存取指令和数据；（2）主存储器：介于cache与外存储器之间，用来存放计算机运行期间的大量程序和数据。要求选取适当的存储容量和存取周期，使它能容纳系统的核心软件和较多的用户程序；（3）外存储器：大容量辅助存储器，强调大的存储容量，以满足计算机的大容量存储要求，用来存放系统程序、应用程序、数据文件、数据库等。3、主存储器的逻辑设计。第一步：根据设计容量、提供的芯片容量构建地址空间分布图（类似搭积木），可能需要字、位扩展；第二步：用二进制写出连续的地址空间范围；第三步：写出各片组的片选逻辑表达式。第四步：按三总线分析CPU和选用存储器芯片的数据线、
10、地址线、控制线，以便设计CPU与存储器的连接。第五步：设计CPU与存储器连接的逻辑结构图。4、顺序存储器和交叉存储器的定量分析。顺序存储器：mT交叉存储器：可以使用流水线存取，T+（m-1）5、高速缓冲存储器cache的基本原理，cache命中率相关计算Cache的基本原理：cache是一种高速缓冲存储器，为了解决CPU和主存之间速度不匹配而采用的一项重要技术。主存和cache均按照约定长度划分为若干块；主存中一个数据块调入到cache中，则将数据块地址（块编号）存放到相联存储器CAM中，将数据块内容存放在cache中；当CPU访问主存时，同时输出物理地址给主存、相联存储器CAM，控制逻辑判断
11、所访问的块是否在cache中：若在，则命中，CPU直接访问cache。若不在，则未命中，CPU直接访问主存，并将该单元所在数据块交换到cache中。基于程序和数据的局部性访问原理，通过cache和主存之间的动态数据块交换，尽量争取CPU访存操作在cache命中，从而总体提高访存速度。cache命中率相关计算：命中率主存/cache系统平均访问时间访问效率参加例题、习题。第四章 指令系统指令系统：一台计算机中所有机器指令的集合，称为这台计算机的指令系统。指令系统是表征一台计算机性能的重要因素，其格式与功能直接影响机器的硬件结构、软件、适用范围等。寻址方式：告诉计算机如何获取指令和运算所需要的操作
12、数。即如何提供将要执行的指令所在存储单元的物理地址；如何提供运算所需要的操作数所在存储单元的物理地址、或者操作数所在内部寄存器的编号。CISC：指令条数多、结构形式复杂多样、寻址方式种类繁多、功能复杂多样、翻译执行效率低、很多指令难得用到。CISC使计算机的研制周期长，难以保证正确性，不易调试、维护，大量使用频率很低的复杂指令浪费了系统硬件资源。RISC：选取使用频率最高的一些简单指令，指令条数少，复杂功能通过宏指令实现；指令长度、格式、结构形式、寻址方式种类少，翻译执行效率高；只有取数/存数指令访问存储器，其余指令的操作均在CPU内部寄存器之间进行。 RISC可缩短计算机的研制周期、易于保证
13、正确性、调试、维护，系统硬件资源使用效率高。2、指令格式及寻址方式辨析第五章 中央处理器指令周期：取出一条指令并执行这条指令所需要的时间。微指令周期：从控制存储器中读出一条微指令的时间加上执行该条微指令的时间。微命令：控制部件通过控制线向执行部件发送的各种控制信号/操作命令。微操作：执行部件接收微命令以后所完成的操作，微操作是执行部件中最基本的、不可再分解的操作。微指令：一组实现一定操作功能的微命令的组合形式，称为微指令。由操作控制和顺序控制两大部分组成。指令流水线：指指令执行步骤的并行。将指令流的处理过程划分为取指令、指令译码、执行、写结果等几个并行处理的过程段。2、CPU的功能。（1）指令
14、控制控制程序的执行顺序；由于程序是一个指令序列，这些指令的相互顺序不能任意颠倒，必须严格按照程序规定的顺序进行。（2）操作控制 控制器产生取指令、执行指令的所需要的全部操作控制信号，并依序送往相应的部件，从而控制这些部件按指令的要求完成规定的动作。（3）时间控制 对各种操作实施时间上的定时；在计算机中，各种指令的操作信号和整个执行过程均受到时间的严格定时和事件先后顺序控制（应在规定的时间点开始，在规定的时间内结束） ，以保证计算机有条不紊地自动工作。（4）数据加工 完成指令规定的运算操作。3、根据给定的模型机和数据通路结构，画出指令周期流程（1）根据模型机和数据通路结构，分析指令周期流程。（2
15、）指令周期流程实际上是一个指令流、数据流在数据通路上的流动过程。参见例题、习题。4、微程序控制器的原理及组成框图。（1）基本原理设计阶段：首先，根据CPU的数据通路结构、指令操作定义等，画出每条指令的指令周期流程图（具体到每个时钟周期、微操作、微命令）。然后，根据微指令格式、指令周期流程图编写每条指令的微程序。最后，把整个指令系统的微程序（其中取指令的微程序段是公用的）固化到控制存储器中。运行阶段：首先，逐条执行取指令公用微程序段，控制取指令操作。然后，根据指令的操作码字段，经过变换，找到该指令所对应的特定微程序段，从控制存储器中逐条取出微指令，根据微操作控制字段，直接或经过译码产生微命令（控
16、制信号），控制相关部件完成指定的微操作。一条微指令执行以后，根据微地址字段取下一条微指令（2）构成框图控制存储器ROM：存放全部指令系统的微程序；微地址寄存器uPC：具有自动增量功能，给出顺序执行的下条微指令地址；微命令寄存器uIR：存放由控制存储器读出的一条微指令。地址转移逻辑： 根据指令寄存器IR的操作码，定位到该指令对应的微程序段，uPC 初值；如果判断条件P/状态条件=FALSE，则 uPC=uPC +1，顺序执行；如果判断条件P/状态条件=TRUE，则uPC=根据策略形成新的微指令地址，程序转移。5、流水线中资源相关、数据相关、控制相关问题。资源相关：是指多条指令进入流水线后，在同一
17、机器时钟周期内争用同一个功能部件所发生的冲突。数据相关：在一个程序中，如果必须等前一条指令执行完毕以后，才能执行后一条指令，那么这两条指令就是数据相关的。控制相关：控制相关冲突是由转移类指令引起的。当执行转移类指令时，可能为顺序取下条指令；也可能转移到新的目标地址取指令。如果流水线顺序取指令，而程序却需要转移时，进入流水线的指令并不是将要执行的指令，或者转移的目标指令可能还没有进入流水线，从而使流水线发生断流。第六章 总线系统1、基本概念。总线：总线是一组能为多个部件分时共享的信息传送线，用来连接多个部件并为之提供信息交换通路。总线仲裁：当总线上的多个主设备（主方）同时竞争使用总线时，必须通过
18、总线仲裁部件，以某种方式和策略选择其中一个主设备（主方），接管总线的控制权，传送信息。总线同步定时：在同步定时协议中，事件出现在总线上的时刻由公共的统一的总线同步时钟信号来确定，所以总线中包含时钟信号线。每个事件都必须在规定的时间点开始，并在规定的时间范围内结束。每个事件的持续时间、一次总线操作的时间是确定的。总线异步定时：在异步定时协议中，后一事件出现在总线上的时刻取决于前一事件什么时候结束，即建立在应答式或互锁机制基础上。在这种系统中，不需要统一的公共同步时钟信号。 一个事件持续的时间、一次总线操作的时间是不确定的。2、总线接口的功能（1）控制接口依据CPU的指令信息控制外围设备的动作，如
19、启动、关闭设备等。（2）缓冲在为部设备和计算机系统其它部件之间用作为一个缓冲器，以补偿各种设备在速度上的差异 。（3）状态接口监视外部设备的工作状态并保存状态信息，状态信息包括“准备就绪”、“忙”、“错误”等，供CPU询问外部设备时进行分析之用。（4）转换可以完成任何要求的数据转换，以确保数据能在为部设备和CPU之间正确地传送，如数据格式转换、并-串转换等。（5）整理可以完成一些特别的功能，如在批量数据传输时自动修改字计数器、当前内存地址寄存器。（6）程序中断每当外围设备向CPU请求某种动作时，接口即发送中断请求信号给CPU，申请中断。3、多总线结构辨析HOST总线：宿主总线，连接多CPU、c
20、ache、主存、北桥。64位数据线、32位数据线、同步定时总线。PCI总线：与处理器无关的高速外围总线，连接高速的PCI设备，32/64位数据线、32位地址线、同步定时、集中仲裁、猝发传送。LAGACY总线：遗留总线，可以是ISA、EISA、MCA等传统总线，连接中、低速设备，保护用户以前的投资。桥的分类：HOST桥（北桥）、PCI/LAGACY桥（南桥）、PCI/PCI桥。桥的作用：（1）连接两条总线，使彼此相互通信；（2）总线转换部件，可以把一条总线上的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线上的主设备都能看到同样的一份地址表；（3）信号缓冲、电平转换、控制逻辑转换等
21、。第八章 输入输出系统DMA周期挪用：也称周期窃取，当CPU响应DMA请求、初始化DMA控制器之后，I/O设备去做准备，DMA控制器并不立即获得总线控制权，CPU继续获得总线控制权。I/O设备每准备好发送/接收一个数据后，由DMA控制器向CPU申请获得一个总线周期的控制权，传输一个字数据，然后释放总线控制权交给CPU，I/O设备继续准备。在整个DMA数据传送过程中，CPU和DMA控制器交替控制总线，可以充分发挥CPU和内存的效率，是DMA广泛采用的方式。通道：通道是一个特殊功能的处理器（基于微处理器CPU、单片机实现的），它有自己的指令和程序（通道指令、通道程序）专门负责数据输入/输出的传输控
22、制，而CPU将“传输控制”的功能下放给通道后只负责“数据处理”功能。CPU和通道分时使用系统总线和存储器，实现了CPU内部运算与I/O设备的并行工作。外围处理机方式PPU：PPU基本上是独立于主机工作的，它有自己的指令系统，完成算术/逻辑运算，读/写主存储器，与外设交换信息等。PPU的结构更接近一台计算机、或者就是一台通用计算机，一般称为前置机。在一些大型高效率的计算机系统中，可以设置多台PPU，分别承担I/O控制、通信、维护诊断等任务。2、多级中断处理过程。（1）中断请求获取CPU在一条指令执行完毕后，即转入公操作，查询是否有中断请求。（2）决定是否响应中断请求优先级排队：中断优先级排队电路
23、决定是否响应该级中断请求。寻找中断源：中断响应，沿着指定优先级的菊花链，寻找中断源，并获取中断向量。（3）中断周期断点地址进入堆栈；状态寄存器进入堆栈；关中断，即修改中断屏蔽寄存器IM（本级及以下的中断请求不予响应，开放本级以上的中断请求）；形成中断服务子程序入口地址，改变PC。（4）中断处理：保护现场；中断处理（设备服务）；恢复现场；开中断，即修改中断屏蔽寄存器IM；中断返回，即状态寄存器、断点地址从堆栈中出栈，断点地址送PC。3、Pentium采用向量中断法，中断源、中断向量表、中断服务子程序入口地址的形成过程。指令给出：如软件中断指令INT n 中的n即为中断向量号。接口提供：可屏蔽中断
24、是CPU接收外部中断控制器由数据总线送来的中断向量号；非屏蔽中断的向量号是固定的。CPU自动指定：识别错误、故障现象、中断产生条件自动在CPU内部形成。（3）将256个中断源的中断服务子程序入口地址集中保存在00000H-003FFH的1K区域中，称为中断向量表IVT。1）获取中断向量号N；2）根据N，查中断向量表IVT；3）（4N+1，4N）（IP）、（4N+3，4N+2）（CS）；4）中断服务子程序入口地址为：24*（CS）+（IP）。4、DMA基本操作过程。（1）外围设备发出DMA请求；（2）CPU在指令执行公操作期间，查询是否有DMA请求，决定是否响应设备的DMA请求；若响应请求，把C
25、PU工作改成DMA操作方式，CPU初始化DMA控制器（内存起始地址、字个数）， DMA控制器从CPU接管总线控制权；（3）DMA控制器负责执行一个个数据传送操作；修改内存地址指针、计数；数据块传送结束时以中断方式向CPU报告；（4）CPU响应DMA传送结束的中断请求，善后处理，收回总线控制权，一次DMA传送操作结束。5、通道的功能。（1）CPU执行I/O指令，通道接收来自CPU输出的地址信息、控制信息，按指令要求与指定的外围设备进行通信。（2）从内存选取属于指定设备的通道程序，逐条执行通道指令，向设备控制器发送各种命令。（3）组织外围设备与CPU、内存之间进行数据传送，并根据需要提供数据缓存的
26、空间，以及提供数据存入内存的地址和传送的数据量。（4）从外围设备得到设备的状态信息，形成并保存通道本身的状态信息，根据要求将这些状态信息传送给CPU。（5）将外围设备的中断请求和通道本身的中断请求，按次序及时报告CPU。第十一章 并行体系结构并行性：并行性是指计算机系统具有可以同时进行运算或者操作的特性，它包括同时性与并发性两种含义；同时性是指两个或两个以上的事件在同一时刻发生；并发性是指两个或两个以上的事件在同一时间间隔发生（如分时交替执行、重叠执行等）。VLIW处理机：由编译程序在编译时找出指令间潜在的并行性，进行适当调度安排，把多个能并行执行的操作组合在一起，成为一条具有多个操作段的超长指令。由这条超长指令去控制VLIW处理机中多个互相独立工作的功能部件，每个操作段控制一个功能部件，相当于同时执行多条指令。超线程处理机：多个线程同时运行，并通过适当的管理调度策略，建立来自多线程的、已优化的（尽量避免无关问题的）多指令流。在一个时钟周期内，流水处理机可以同时处理来自多指令流的指令、可有效解决相关问题，称为同时多线程结构，即超线程技术。向量处理机：采用流水线技术实现向量处理，向量的分量源源不断地进入流水线，各个分量的处理时间重叠，整体上提高向量的处理速度。每个时钟周期向流水线发射一组分量，流水线满载以后，每个时钟周期输出一组分量的运算结果。机群系统：机群系统是由一组
