1、（5）SRAM型；（6）Flash型。2.PLA与PAL在结构上有哪些区别？可编程逻辑阵列PLA的与门阵列和或门阵列都是可编程的GAL的基本结构：缓冲器；输出缓冲器；反馈/输入缓冲器；可编程与门阵列；输出逻辑宏单元。 3.FPGA与CPLD在结构上有什么区别，各有什么特点？CPLD主要包含三种结构：可编程逻辑宏功能模块（MC，Macro Cell）、可编程I/O单元和可编程内部连线。CPLD是从PAL、GAL基础上发展起来的高密度PLD器件，它们大多采用COMS、EPROM、E2PROM和快闪存储器（Flash Memory）等编程技术，因而具有高密度、高速度和低功耗等特点。FPGA从逻辑功能
2、块的结构上分类，可分为查找表结构、多路开关结构和多级与非门结构。FPGA一般由三种可编程电路和一个用于存放编程数据的SRAM组成。FPGA一般由三种可编程电路和一个用于存放编程数据的SRAM组成，这三种可编程电路是：可编程逻辑块CLB（Configurable Logic Block）、输入/输出模块IOB（I/O Block）和互连资源IR（Interconnect Resource）4.Altera FPGA和Xilinx FPGA在器件配置都有哪几种模式？Altera FPGA的配置有主动配置方式（AS）、被动配置方式（PS）、和JTAG配置方式和FPP模式等模式。Xilinx FPGA
3、的配置有并行（SelectMap）、串行（Serial）和边界扫描（Boundary Scan）模式。5.简述PLD发展趋势？（1）向高密度、大规模的方向发展（2）向系统内可重构的方向发展（3）向低电压、低功耗的方向发展（4）向高速可预测延时器件的方向发展 （5）向混合可编程技术方向发展1.简述Quartus II 9.1的设计流程。Quartus II的软件设计流程2.用图形编辑输入方式设计同步10进制计数器，完成编译和仿真分析。2.用文本编辑输入方式设计32进制计数器。要求以十六进制数显示频率值。module count32（clk,reset,cout,out1,out0）; input
4、 clk,reset; output3:0 out1,out0; output cout; reg3: reg cout; always（posedge clk） begin if（reset） out1=0; out0 cout end else if（out1=3）&（out0=1）=1; else if（out0=9）=out1+1; else=out0+1;endmodule3.参照本章层次设计的设计流程，完成一位二进制全加器设计的仿真分析。4.用LPM宏功能块设计32进制计数器。5.应用Quartus II 9.1和目标芯片为CycloneII系列的EP2C8Q208C8器件，设计8
5、8硬件乘法器，进行时序仿真分析，完成引脚锁定。6.用文本编辑输入方式设计一个可变进制的计数器，根据输入数据来改变计数容量。module Variable_base_count（clk,rst,N,cout）;input clk,rst;input11:0 N;output cout;reg cout;reg11:0 out;always（posedge clk or posedge rst） if（rst） out else if（out=（N-1）=out+1;7.设计一带进位输出的十二进制加法计数器，编译并进行时序仿真分析，说明电路设计的正确性。8.设计一个4位移位寄存器，编译并进行时序仿
6、真分析，说明设计的正确性。1.简述Modelsim6.5的设计流程。（1）建立Modelsim库（2）建立Modelsim工程（3）编辑与编译源代码（4）启动仿真器（5）运行仿真2.编写一个4位的全加器，并对其进行仿真。3.编写一个100进制计数器，并对其进行Modelsim与Quartus II联合功能仿真。1.Verilog HDL模块由几部分组成？模块声明、端口定义、数据类型声明、逻辑功能描述2. 下列标识符是否合法：out、initial、Count、_123RT、www*、3clk、file-1、a#b、wait、abcd$134合法：out、Count、_123RT、wait、ab
7、cd$134 不合法： initial、www*、3clk、file-1、a#b3. 下列整数书写正确的有哪些？5b0011、8had1、（1+2）o741、6b000_111、3d543、4ba01、5b_01010、255b0011、8had1、6b000_111、25不合法： （1+2）o741、3d543、4ba01、5b_01010、 4. reg型数据与wire数据有哪些区别？wire数据相当于硬件电路中的各种物理连接,其特点是输出的值紧跟输入值的变化而 变化。reg型数据需要被明确地赋值，并且reg型数据在被重新赋值前一直保持原值。 5. reg3:0 a;和reg a 3:0;
8、两条语句功能是否相同？如果不同，叙述它们的区别及如何为它们的每一位赋值？不同；reg3:0 a 是定义一个4位的reg型变量 reg3:0 a是定义了8个1位寄存器组成的存储器a 6. 写出下列表达式的结果： （1）4b0011+4b10104b 1101、6hff-5o7216h 2e、4bx*4b0101=4b xxxx 4*2= 16 17%3=2 19%-5=4 -32%5=2 （2）5b0101&4b11101 3b000&4b1100 02b10|2b00 1 !（3bx10） 0 （3）4b10104b0101 4b1100&4b11114b1100 4b1110|3b0014b
9、1111 5b101015b0x1015b1x000 （4）4b10104b1100 （ 0 ） 3b010=10 （ 1 ） （5）3b010= =3b01x （x） 4b00x1= =4b00x1 （ x ） 3b1x0= = =3b1x0 （1） 3bx10= = =3b1x0 （0） （6）&4b01001= 0 |3b1010=1 4b1011= 0 （7）8b010101013 01010100 000111117. 利用always语句设计一个带有异步复位功能的十进制计数器。module count10 （clk,clr,start,cout,daout）;input clk,c
10、lr,start;output 3:0 daout;wire 3:0 cnt; assign daout=cnt;always （posedge clk or negedge clr） begin if（!clr） cnt=4b0000;=1b0; else if（start=1b1） if（cnt=4b1001）b1;=cnt+1;8. 利用always语句实现一个周期为100ns的矩形脉冲。timescale 1ns/1nsmodule test;reg cin;initial cin=0;always #50 cin=cin; endmodule9. 读下面的程序 timescale 1
11、ns/1nsinitial a=0;b=1; #10 a=1; #10 b=0; #20 b=0; #10 a=0; #20 $finish;请问每条语句执行的仿真时刻是多少？整个过程共需要多长时间？结束仿真后，每个变量的值是多少？如果将begin-end换成fork-join后，同样回答上面几个问题。 /0 ns /10 ns /20 ns /40 ns /50 ns /70 ns整个过程共需要70 ns，结束仿真后，每个变量a,b的值均为0。将begin-end换成fork-join后： /20 ns整个过程共需要20ns，结束仿真后，每个变量a,b的值均为0。10. 阻塞赋值和非阻塞赋值
12、的区别？举例说明。可以将赋值过程分为两个子过程：过程1，计算右侧表达式的值；过程2，给左侧目标赋值。对阻塞过程赋值而言，在完成赋值之前不允许随后的其他语句执行。而对于非阻塞赋值，其实是在某个时刻开始时执行子过程1，在这个时刻结束时执行子过程2，这两个子过程之间有一个微小的时间间隔。在这个间隔期间，这条非阻塞赋值语句后面的其他的语句也可以执行。阻塞过程赋值相当于顺序执行非阻塞过程赋值当于并发执行11. 设计带有优先级的8-3编码器。module code_8_3（s,I, Q,E0,GS）;input7:0 I;input s;output2:0 Q;output E0,GS;reg2:reg
13、E0,GS;always（s or I） if（s） begin Q=3d7; E0=1; GS=1; if （I7） begin Q = 3d0; GS=0; else if （I6） begin Q = 3d1; else if （I5） begin Q = 3d2; else if （I4） begin Q = 3d3; else if （I3） begin Q = 3d4; else if （I2） begin Q = 3d5; else if （I1） begin Q = 3d6; else if （I0） begin Q = 3 else begin Q = 3 E0=0;12.
14、用两种方法设计一个8选1的数据选择器。方法1:module mux8_1a（a,b,c,d,e,f,g,h,s0,s1,s2,y）;input a,b,c,d,e,f,g,h;input s0,s1,s2;output y;reg y;always（a or b or c or d or e or f or g or h or s0 or s1 or s2） case（s1,s0,s2） 3b000: y=a;b001: y=b;b010: y=c;b011: y=d;b100: y=e;b101: y=f;b110: y=g;b111: y=h; default: y=1bx; endcas
15、e方法2: if（s1,s0,s2）=3 else if （s1,s0,s2）=3 else y=113. 设计一个17人投票表决器。module voter17（pass,vote）;output pass;input16:0 vote;reg6:0 sum;integer i;reg pass;always （vote） sum=0; for（i=0;i=6b001001） pass=1; else pass=0;1. 分别叙述以下几对系统任务的区别？$display和$write、$monitor和$strobe、$display和$strobe $display和$write 的区别：
16、$display在输出结束后，具有自动换行的功能，而$write则不带有自动换行功能。$monitor和$strobe的区别：$monitor主要是连续监控和输出指定的参数。只要参数表中的参数值发生变化，整个参数表就在当前仿真时刻结束时显示。$strob探测任务用于在指定时间显示仿真数据,$monitor相当于持续的监控器，而$strobe相当于选通监控器；$strobe只有在模拟时间发生变化时，并且所有的事件都已处理完毕后，才将结果输出，$strobe更多地用来显示用非阻塞赋值的变量值。$display和$strobe的区别：根据上面两个进行回答。2. 用户自定义原语UDP有什么特点？组合逻
17、辑电路UDP和时序逻辑电路UDP的区别是什么?UDP元件的特点：（1）UDP元件是一个独立的定义模块，不能出现在其他模块内；（2）UDP元件的输出端口只能有一个，且必须位于端口列表的第一项。只有输出端口能被定义成reg型；（3）UDP元件的输入端口可以由很多个，一般时序逻辑电路UDP的输入端口可多至9个，组合逻辑电路UDP的输入可多至10个；（4）所有的端口变量必须是1位标量；（5）在table表项中，只能出现0、1、x三种状态，不能出现z状态。组合逻辑电路UDP和时序逻辑电路UDP的区别：主要体现在table表项的描述上时序逻辑电路UDP定义时的table表项格式与组合逻辑电路UDP的表项格
18、式的不同之处在于：表项中多了关于元件内部状态的描述。要用两个冒号“：”分别将输入逻辑值与元件内部状态、元件内部状态与输出逻辑值分隔开。在够建table表项时要把元件内部状态对输出的影响考虑进去。3. 测试模块与设计模块的区别有哪些？1）测试模块只有模块名字，没有端口列表；（2）输入信号（激励信号）必须定义为reg型，以保持信号值；输出信号（显示信号）必须定义为wire型：（3）在测试模块中调用被测试模块，调用时，如果采用位置对应关系，应注意端口排列的顺序与模块定义时一致；如果采用信号对应关系，则位置可以随意变动；（4）一般用initial、always过程块来定义激励信号波形；（5）一般使用系
19、统任务和系统函数来定义输出显示格式：（6）在激励信号的定义中，可使用如下一些控制语句：if-else和case条件语句、for、forever、while和repeat循环语句、wait、disable、begin-end，fork-ioin等，这些控制语句一般只用在always、initial、function、task等过程块中。4. 设计一个4选1的数据选择器，并写出该选择器的Test Bench。module mux4_1（a,b,c,d,s0,s1,y）;input a,b,c,d;input s0,s1;always（a or b or c or d or s0 or s1） ca
20、se（s1,s0） 2b00:b01:b10:b11:module mux4_1_test;reg a,b,c,d;reg s0,s1;wire y;mux4_1 U（a,b,c,sum,cout）; initialb=0;c=0;d=0; /初始化 #10 c=1; /产生激励信号 #10 b=1; #10 c=0; #10 $finish; $monitor（$time,a=%d b=%d c=%d sum=%d cout=%d,a,b,c,sum,cout）;5. 设计一个带有异步复位功能的24进制计数器，并写出该计数器的Test Bench。module count24_asyn（clk,reset,cout,out1,out0）; always（posedge clk or posedge reset） else if（out1=2）&（out0=3）
